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公开(公告)号：TW201735028A
公开(公告)日：2017-10-01
申请号：TW105130753
申请日：2016-09-23
发明人： 高杉敦 , TAKASUGI, ATSUSHI
IPC分类号： G11C11/401 , G11C7/12
CPC分类号： G11C11/4093 , G11C7/1042 , G11C8/12 , G11C11/4076 , G11C11/4087 , G11C11/4096 , G11C2207/105
摘要： 半導體記憶裝置基於所輸入的並行位址來選擇性地切換至少兩個儲存單元並寫入或讀取資料，其包括控制單元，所述控制單元以如下方式進行控制：於第一次資料存取中，基於所述輸入的並行位址對所述半導體記憶裝置進行存取後，於第二次以後的資料存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取。而且，所述半導體記憶裝置是將記憶胞分別連接於多條字元線與多條位元線的交叉點而構成，所述串行位址包含：選擇所述多條字元線中的1條字元線的第1串行位址，以及選擇所述多條位元線中的1條位元線的第2串行位址。
简体摘要： 半导体记忆设备基于所输入的并行位址来选择性地切换至少两个存储单元并写入或读取数据，其包括控制单元，所述控制单元以如下方式进行控制：于第一次数据存取中，基于所述输入的并行位址对所述半导体记忆设备进行存取后，于第二次以后的数据存取中，基于与所述并行位址不同的串行位址对所述半导体记忆设备进行存取。而且，所述半导体记忆设备是将记忆胞分别连接于多条字符线与多条比特线的交叉点而构成，所述串行位址包含：选择所述多条字符线中的1条字符线的第1串行位址，以及选择所述多条比特线中的1条比特线的第2串行位址。
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公开(公告)号：TW201631599A
公开(公告)日：2016-09-01
申请号：TW104123076
申请日：2015-07-16
发明人： 高杉敦 , TAKASUGI, ATSUSHI
摘要： 本發明高效率地在開發階段進行不良記憶胞元修復的測試。記憶體控制電路10基於包含列位址Ax及行位址Ay的位址Address，從與字元線WL及位元線BL連接的記憶胞元50讀出所保存的資料。冗餘解碼器13-1~13-4在位址Address包含指定與特定的記憶胞元Cc連接的字元線WLa或位元線BLc的冗餘位址P1~P4時，使與冗餘字元線RWL1、RWL2或冗餘位元線RBL1、RBL2連接的冗餘記憶胞元RCc取代特定的記憶胞元Cc。冗餘位址鎖存電路12-1~12-4分別保持冗餘位址P1~P4，並且基於從記憶體控制電路10輸入的重置訊號RS來抹除所保持的冗餘位址P1~P4。
简体摘要： 本发明高效率地在开发阶段进行不良记忆胞元修复的测试。内存控制电路10基于包含列位址Ax及行位址Ay的位址Address，从与字符线WL及比特线BL连接的记忆胞元50读出所保存的数据。冗余译码器13-1~13-4在位址Address包含指定与特定的记忆胞元Cc连接的字符线WLa或比特线BLc的冗余位址P1~P4时，使与冗余字符线RWL1、RWL2或冗余比特线RBL1、RBL2连接的冗余记忆胞元RCc取代特定的记忆胞元Cc。冗余位址锁存电路12-1~12-4分别保持冗余位址P1~P4，并且基于从内存控制电路10输入的重置信号RS来抹除所保持的冗余位址P1~P4。
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公开(公告)号：TWI608478B
公开(公告)日：2017-12-11
申请号：TW105130753
申请日：2016-09-23
发明人： 高杉敦 , TAKASUGI, ATSUSHI
IPC分类号： G11C11/401 , G11C7/12
CPC分类号： G11C11/4093 , G11C7/1042 , G11C8/12 , G11C11/4076 , G11C11/4087 , G11C11/4096 , G11C2207/105
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