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    積體電路設計方法
    2.
    发明专利
    積體電路設計方法 审中-公开
    集成电路设计方法

    公开(公告)号：TW201628168A

    公开(公告)日：2016-08-01

    申请号：TW104120004

    申请日：2015-06-22

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 蘇川芳 ,  SU, CHUANFANG ,  鍾昆志 ,  CHUNG, KUNZHI ,  龍元祥 ,  LUNG, YUANHSIANG

    IPC分类号： H01L27/118 ,  G06F17/50

    CPC分类号： G06F17/5072 ,  G03F1/36 ,  G06F17/5081 ,  G06K9/76

    摘要： 一種積體電路設計方法，包含：接收包含第一圖案的第一佈局；接收包含第二圖案的第二佈局，當重疊第一佈局與第二佈局時，第一圖案與第二圖案彼此分離；提供分割圖案，當重疊第一佈局、第二佈局及分割圖案時，分割圖案位於第一圖案與第二圖案之間，且與第一圖案重疊；當第二圖案與分割圖案重疊第一圖案的邊緣之間的間距低於預設值時，提供微調，自分割圖案延伸以進一步以一長度重疊第一圖案，其中微調的長度對第二圖案與分割圖案重疊第一圖案的邊緣之間的間距的比例為1/5至1/1。

    简体摘要： 一种集成电路设计方法，包含：接收包含第一图案的第一布局；接收包含第二图案的第二布局，当重叠第一布局与第二布局时，第一图案与第二图案彼此分离；提供分割图案，当重叠第一布局、第二布局及分割图案时，分割图案位于第一图案与第二图案之间，且与第一图案重叠；当第二图案与分割图案重叠第一图案的边缘之间的间距低于默认值时，提供微调，自分割图案延伸以进一步以一长度重叠第一图案，其中微调的长度对第二图案与分割图案重叠第一图案的边缘之间的间距的比例为1/5至1/1。