用於積體電路之靜電放電保護電路 IMPROVED CAPACITOR DESIGN IN ESD CIRCUITS FOR ELIMINATING CURRENT LEAKAGE
    1.
    发明专利
    用於積體電路之靜電放電保護電路 IMPROVED CAPACITOR DESIGN IN ESD CIRCUITS FOR ELIMINATING CURRENT LEAKAGE 审中-公开
    用于集成电路之静电放电保护电路 IMPROVED CAPACITOR DESIGN IN ESD CIRCUITS FOR ELIMINATING CURRENT LEAKAGE

    公开(公告)号:TW200534463A

    公开(公告)日:2005-10-16

    申请号:TW093126860

    申请日:2004-09-06

    IPC: H01L

    Abstract: 本發明係有關於一種靜電放電(electro–static discharge;ESD)保護電路。該保護電路包含一個由電阻和電容串連組成的RC模組,以及一個電流消散(current dissipation)模組,用以消散靜電放電,其中該電容係由電晶體之厚本體閘氧化層(thick native gate oxide)所組成,該厚本體閘氧化層可避免本身產生漏電流,進而防止該電流消散模組在積體電路正常運作中產生漏電流。

    Abstract in simplified Chinese: 本发明系有关于一种静电放电(electro–static discharge;ESD)保护电路。该保护电路包含一个由电阻和电容串连组成的RC模块,以及一个电流消散(current dissipation)模块,用以消散静电放电,其中该电容系由晶体管之厚本体闸氧化层(thick native gate oxide)所组成,该厚本体闸氧化层可避免本身产生漏电流,进而防止该电流消散模块在集成电路正常运作中产生漏电流。

    產生積體電路I/O元件之方法、以基本元件為基礎來製作I/O元件庫之方法及其電腦可讀取媒體 SYSTEM AND METHOD FOR REDUCING DESIGN CYCLE TIME FOR DESIGNING INPUT/OUTPUT CELLS
    2.
    发明专利
    產生積體電路I/O元件之方法、以基本元件為基礎來製作I/O元件庫之方法及其電腦可讀取媒體 SYSTEM AND METHOD FOR REDUCING DESIGN CYCLE TIME FOR DESIGNING INPUT/OUTPUT CELLS 失效
    产生集成电路I/O组件之方法、以基本组件为基础来制作I/O组件库之方法及其电脑可读取媒体 SYSTEM AND METHOD FOR REDUCING DESIGN CYCLE TIME FOR DESIGNING INPUT/OUTPUT CELLS

    公开(公告)号:TW200426632A

    公开(公告)日:2004-12-01

    申请号:TW093100639

    申请日:2004-01-12

    IPC: G06F

    CPC classification number: G06F17/5045 G06F17/5068

    Abstract: 本發明揭露一種以元件庫中之基本元件為基礎來產生期望的I/O元件之方法及系統。在應用於積體電路的該期望I/O元件其組態要求予以確認之後,便從元件庫選取至少一個基本元件,該基本元件具有用來產生期望I/O元件以符合組態要求之基礎零件;接著產生上面標著一或多個可程式連接點的連接模板,這些可程式連接點標識了用來與基本元件之一或多個既定特徵零件建立連結的位置;再將選取的基本元件和連接模板做結合以產生一個設計檔案,其中設計檔案對應於期望I/O元件,且該期望I/O元件一併擁有基本元件之既定特徵零件和基礎零件以符合組態要求。

    Abstract in simplified Chinese: 本发明揭露一种以组件库中之基本组件为基础来产生期望的I/O组件之方法及系统。在应用于集成电路的该期望I/O组件其组态要求予以确认之后,便从组件库选取至少一个基本组件,该基本组件具有用来产生期望I/O组件以符合组态要求之基础零件;接着产生上面标着一或多个可进程连接点的连接模板,这些可进程连接点标识了用来与基本组件之一或多个既定特征零件创建链接的位置;再将选取的基本组件和连接模板做结合以产生一个设计文档,其中设计文档对应于期望I/O组件,且该期望I/O组件一并拥有基本组件之既定特征零件和基础零件以符合组态要求。

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