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    具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法 SEMICONDUCTOR DEVICE INCLUDING ANTI-FUSE CIRCUIT, AND METHOD OF WRITING ADDRESS TO ANTI-FUSE CIRCUIT
    1.
    发明专利
    具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法 SEMICONDUCTOR DEVICE INCLUDING ANTI-FUSE CIRCUIT, AND METHOD OF WRITING ADDRESS TO ANTI-FUSE CIRCUIT 失效
    具有反熔丝电路之半导体设备及将位址写入至反熔丝电路的方法 SEMICONDUCTOR DEVICE INCLUDING ANTI-FUSE CIRCUIT, AND METHOD OF WRITING ADDRESS TO ANTI-FUSE CIRCUIT

    公开(公告)号：TW200939237A

    公开(公告)日：2009-09-16

    申请号：TW097139862

    申请日：2008-10-17

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 宮武伸一 MIYATAKE, SHINICHI ,  小川澄男 OGAWA, SUMIO

    IPC分类号： G11C

    CPC分类号： G11C17/18 ,  G11C17/165 ,  G11C29/785 ,  G11C2029/4402

    摘要： 本發明提供了一種包括反熔絲電路的半導體裝置及對反熔絲電路寫入缺陷位址的方法。根據本發明的反熔絲電路包括:反熔絲元件,以非揮發的方式來保持資料;閂鎖電路,暫時地保持欲寫入至反熔絲元件的資料。對閂鎖電路的寫入係為以奈秒的程度執行,因而,即使當各自不同的缺陷位址被寫入到複數個晶片時,可以在非常短的時間段完成對閂鎖電路的寫入過程。藉此,可以對晶片平行地執行對反熔絲元件寫入的實際過程,因此可以以高速執行對反熔絲元件的寫入過程。

    简体摘要： 本发明提供了一种包括反熔丝电路的半导体设备及对反熔丝电路写入缺陷位址的方法。根据本发明的反熔丝电路包括:反熔丝组件,以非挥发的方式来保持数据;闩锁电路,暂时地保持欲写入至反熔丝组件的数据。对闩锁电路的写入系为以奈秒的程度运行,因而,即使当各自不同的缺陷位址被写入到复数个芯片时,可以在非常短的时间段完成对闩锁电路的写入过程。借此,可以对芯片平行地运行对反熔丝组件写入的实际过程,因此可以以高速运行对反熔丝组件的写入过程。

    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
    2.
    发明专利
    半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 有权
    半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF

    公开(公告)号：TWI309450B

    公开(公告)日：2009-05-01

    申请号：TW095116097

    申请日：2006-05-05

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 池田典昭 IKEDA, NORIAKI

    IPC分类号： H01L

    CPC分类号： H01L23/485 ,  H01L21/28518 ,  H01L21/76814 ,  H01L21/823475 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

    摘要： 本發明提供一種具有接點插塞之半導體裝置的半導體裝置之製造方法,其中由形成於半導體矽基板表面上的高濃度N型擴散層之表面部分及一層間絕緣膜形成一接觸孔,以能量在30至120 keV之範圍及佈植量在1.0�1013/cm2至5.0�1014/cm2之範圍將銦離子佈植入該接觸孔,以在該接觸孔底部之高濃度N型擴散層的表面部分上生長含銦層。

    简体摘要： 本发明提供一种具有接点插塞之半导体设备的半导体设备之制造方法,其中由形成于半导体硅基板表面上的高浓度N型扩散层之表面部分及一层间绝缘膜形成一接触孔,以能量在30至120 keV之范围及布植量在1.0�1013/cm2至5.0�1014/cm2之范围将铟离子布植入该接触孔,以在该接触孔底部之高浓度N型扩散层的表面部分上生长含铟层。

    校準電路 CALIBRATION CIRCUIT
    4.
    发明专利
    校準電路 CALIBRATION CIRCUIT 审中-公开
    校准电路 CALIBRATION CIRCUIT

    公开(公告)号：TW200837757A

    公开(公告)日：2008-09-16

    申请号：TW096142444

    申请日：2007-11-09

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 余公秀之 YOKOU, HIDEYUKI

    IPC分类号： G11C ,  H03K

    CPC分类号： G01R31/31713 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028

    摘要： 本發明包括與組成輸出緩衝器的上拉電路具有實質上相同之電路結構的第一複製緩衝器和與組成輸出緩衝器的下拉電路具有實質上相同之電路結構的第二複製緩衝器。當發出第一校準指令ZQCS時,控制信號ACT1和ACT2都被啓動,並且並行地執行對於第一複製緩衝器和第二複製緩衝器的校準操作。

    简体摘要： 本发明包括与组成输出缓冲器的上拉电路具有实质上相同之电路结构的第一复制缓冲器和与组成输出缓冲器的下拉电路具有实质上相同之电路结构的第二复制缓冲器。当发出第一校准指令ZQCS时,控制信号ACT1和ACT2都被启动,并且并行地运行对于第一复制缓冲器和第二复制缓冲器的校准操作。

    半導體記憶體裝置 SEMICONDUCTOR MEMORY DEVICE
    5.
    发明专利
    半導體記憶體裝置 SEMICONDUCTOR MEMORY DEVICE 审中-公开
    半导体内存设备 SEMICONDUCTOR MEMORY DEVICE

    公开(公告)号：TW200830316A

    公开(公告)日：2008-07-16

    申请号：TW096131331

    申请日：2007-08-24

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 藤澤宏樹 FUJISAWA, HIROKI

    IPC分类号： G11C ,  G06F

    CPC分类号： G11C8/10 ,  G11C7/1018 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1069 ,  G11C7/1087 ,  G11C11/4082 ,  G11C11/4087 ,  G11C11/4093 ,  G11C2207/107

    摘要： 一種半導體記憶體裝置,包括:連接到資料輸入/輸出端DQ的FIFO區塊;並行輸入和輸出經由資料輸入/輸出端DQ連續地輸入和輸出的n位元資料的分時傳輸電路;在該分時傳輸電路和FIFO區塊之間執行資料傳輸的資料滙流排RWBS;以及設定突發長度的模式緩衝器。當對該模式緩衝器可設置的最小突發長度是m(﹤n)時,該分時傳輸電路使用資料滙流排,與突發長度無關地以m位元為單位執行資料傳輸。由此,可以在不執行突發突變的條件下,將突發長度設定得小於預取數目。

    简体摘要： 一种半导体内存设备,包括:连接到数据输入/输出端DQ的FIFO区块;并行输入和输出经由数据输入/输出端DQ连续地输入和输出的n比特数据的分时传输电路;在该分时传输电路和FIFO区块之间运行数据传输的数据汇流排RWBS;以及设置突发长度的模式缓冲器。当对该模式缓冲器可设置的最小突发长度是m(﹤n)时,该分时传输电路使用数据汇流排,与突发长度无关地以m比特为单位运行数据传输。由此,可以在不运行突发突变的条件下,将突发长度设置得小于预取数目。

    半導體存儲裝置及其編程方法 SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF
    6.
    发明专利
    半導體存儲裝置及其編程方法 SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF 审中-公开
    半导体存储设备及其编程方法 SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF

    公开(公告)号：TW200828309A

    公开(公告)日：2008-07-01

    申请号：TW096147622

    申请日：2007-12-13

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 中井潔 KIYOSHI NAKAI

    IPC分类号： G11C

    摘要： 根據本發明的半導體存儲裝置具有儲存單元,該儲存單元包括:層間絕緣膜、嵌入到層間絕緣膜中的下電極層、以及設置在層間絕緣膜上的記錄層和上電極層。當向儲存單元傳送預定的電流時,通過大體上超過熔點來加熱記錄層,並且在記錄層和下電極層之間的介面附近形成腔體。結果,將記錄層與下電極層物理分離,並且沒有電流流過儲存單元。當將記錄層與下電極層物理分離時,這些層不會再次回到接觸狀態。因此,可以不可逆地存儲資訊。

    简体摘要： 根据本发明的半导体存储设备具有存储单元,该存储单元包括:层间绝缘膜、嵌入到层间绝缘膜中的下电极层、以及设置在层间绝缘膜上的记录层和上电极层。当向存储单元发送预定的电流时,通过大体上超过熔点来加热记录层,并且在记录层和下电极层之间的界面附近形成腔体。结果,将记录层与下电极层物理分离,并且没有电流流过存储单元。当将记录层与下电极层物理分离时,这些层不会再次回到接触状态。因此,可以不可逆地存储信息。

    校準電路 CALIBRATION CIRCUIT
    7.
    发明专利
    校準電路 CALIBRATION CIRCUIT 失效
    校准电路 CALIBRATION CIRCUIT

    公开(公告)号：TW200820615A

    公开(公告)日：2008-05-01

    申请号：TW096127296

    申请日：2007-07-26

    申请人： 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC.

    发明人： 余公秀之 HIDEYUKI YOKO ,  藤澤宏樹 HIROKI FUJISAWA

    IPC分类号： H03K ,  G11C

    CPC分类号： H03F1/56 ,  H03F2200/366 ,  H03F2200/453 ,  H03F2200/456

    摘要： 一種校準電路,包含第一副本緩衝器和第二副本緩衝器,第一副本緩衝器具有與組成輸出緩衝器的上拉電路實質相同的電路配置,而第二副本緩衝器具有與組成輸出緩衝器的下拉電路實質相同的電路配置。當發出第一校準命令ZQCS時,啓動控制信號ACT1或ACT2,並實行第一副本緩衝器或第二副本緩衝器的校準操作。當發出第二校準命令ZQCL時,啓動控制信號ACT1、ACT2,並實行第一副本緩衝器和第二副本緩衝器的校準操作。

    简体摘要： 一种校准电路,包含第一副本缓冲器和第二副本缓冲器,第一副本缓冲器具有与组成输出缓冲器的上拉电路实质相同的电路配置,而第二副本缓冲器具有与组成输出缓冲器的下拉电路实质相同的电路配置。当发出第一校准命令ZQCS时,启动控制信号ACT1或ACT2,并实行第一副本缓冲器或第二副本缓冲器的校准操作。当发出第二校准命令ZQCL时,启动控制信号ACT1、ACT2,并实行第一副本缓冲器和第二副本缓冲器的校准操作。