公开(公告)号：US06664574B2

公开(公告)日：2003-12-16

申请号：US09945683

申请日：2001-09-05

申请人： Misbahul Azam ,  Gary Loechelt ,  Julio Costa

发明人： Misbahul Azam ,  Gary Loechelt ,  Julio Costa

IPC分类号： H01L310328

CPC分类号： H01L29/66242 ,  H01L27/082 ,  H01L29/7378

摘要： A semiconductor component (100) includes a semiconductor substrate (16) that is formed with trench (27). A semiconductor layer (20) is formed in the trench for coupling a control signal (VB) through a sidewall (25) of the trench to route a current (Ic) through a bottom surface (23) of the trench.

摘要翻译： 半导体部件（100）包括形成有沟槽（27）的半导体衬底（16）。 在沟槽中形成半导体层（20），用于通过沟槽的侧壁（25）耦合控制信号（VB），以使电流（Ic）穿过沟槽的底表面（23）。

公开(公告)号：US06753228B2

公开(公告)日：2004-06-22

申请号：US10270419

申请日：2002-10-15

申请人： Misbahul Azam ,  Jeffrey Pearse ,  Daniel G. Hannoun

发明人： Misbahul Azam ,  Jeffrey Pearse ,  Daniel G. Hannoun

IPC分类号： H01L218242

CPC分类号： H01L29/7813 ,  H01L29/4236

摘要： A transistor (10) is formed with a low resistance trench structure that is utilized for a gate (17) of the transistor. The low resistance trench structure facilitates forming a shallow source region (49) that reduces the gate-to-source capacitance.

摘要翻译： 晶体管（10）形成有用于晶体管的栅极（17）的低电阻沟槽结构。 低电阻沟槽结构便于形成降低栅极至源极电容的浅源极区（49）。

公开(公告)号：US06809396B2

公开(公告)日：2004-10-26

申请号：US10303168

申请日：2002-11-25

申请人： Peter J. Zdebel ,  Misbahul Azam ,  Gary H. Loechelt ,  James R. Morgan ,  Julio C. Costa

发明人： Peter J. Zdebel ,  Misbahul Azam ,  Gary H. Loechelt ,  James R. Morgan ,  Julio C. Costa

IPC分类号： H01L2973

CPC分类号： H01L21/82285 ,  H01L27/0826

摘要： An integrated circuit (100) includes high performance complementary bipolar NPN and PNP vertical transistors (10, 20). The NPN transistor is formed on a semiconductor substrate whose surface (24) is doped to form a PNP base region (28, 70). A film (32, 34, 30) is formed on the surface with an opening (42) over an edge of the base region. A first conductive spacer (48) is formed along a first sidewall (78) of the opening to define a PNP emitter region (67) within the base region. A second conductive spacer (47) is formed along a second sidewall (76) of the opening to define a PNP collector region (66).

摘要翻译： 集成电路（100）包括高性能互补双极NPN和PNP垂直晶体管（10,20）。 NPN晶体管形成在其表面（24）被掺杂以形成PNP基极区域（28,70）的半导体衬底上。 在该表面上形成一个薄膜（32,34,30），该开口（42）位于基部区域的边缘上。 沿着开口的第一侧壁（78）形成第一导电间隔物（48），以在基极区域内限定PNP发射极区域（67）。 第二导电间隔物（47）沿着开口的第二侧壁（76）形成以限定PNP收集区（66）。

公开(公告)号：US06730606B1

公开(公告)日：2004-05-04

申请号：US09705274

申请日：2000-11-03

申请人： Misbahul Azam ,  Jeffrey Pearse ,  Christopher J. Gass

发明人： Misbahul Azam ,  Jeffrey Pearse ,  Christopher J. Gass

IPC分类号： H01L21311

CPC分类号： H01L29/66348 ,  H01L29/0619 ,  H01L29/0847

摘要： A masking material (14) is formed on a foundation layer (12) and a substrate (10). A mask (16) is disposed onto the masking material (14) where a trench (26) is desired to be formed. An etch step removes all of the masking material (14) except at regions where the mask (16) was formed leaving a protruding portion (18) with an opening (20) on either side. An epi layer (24), is grown on the foundation layer (12) adjacent to the protruding portion (18) in the opening (20). A wet oxide etch process is used to remove the protruding portion (18) leaving a trench (26) formed in the epi layer (24). To complete the process, a silicon wet etch process is used to round off the corners at an edge (28) of the trench (26).

摘要翻译： 掩模材料（14）形成在基础层（12）和基底（10）上。 掩模（16）设置在需要形成沟槽（26）的掩模材料（14）上。 蚀刻步骤除去除了形成掩模（16）的区域之外的所有掩模材料（14），留下在任一侧上具有开口（20）的突出部分（18）。 在开口（20）中与突出部分（18）相邻的基础层（12）上生长外延层（24）。 使用湿氧化物蚀刻工艺来去除在外延层（24）中形成的沟槽（26）的突出部分（18）。 为了完成该工艺，使用硅湿法蚀刻工艺来在沟槽（26）的边缘（28）处圆角掉落。