公开(公告)号：US5578860A

公开(公告)日：1996-11-26

申请号：US431948

申请日：1995-05-01

申请人： Julio C. Costa ,  Wayne R. Burger ,  Natalino Camilleri ,  Christopher P. Dragon ,  Daniel J. Lamey ,  David K. Lovelace ,  David Q. Ngo

发明人： Julio C. Costa ,  Wayne R. Burger ,  Natalino Camilleri ,  Christopher P. Dragon ,  Daniel J. Lamey ,  David K. Lovelace ,  David Q. Ngo

IPC分类号： H01F17/00 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/02 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/10 ,  H01L29/417 ,  H01L29/78 ,  H01L23/62 ,  H01L29/00 ,  H01L29/76

CPC分类号： H01L27/0251 ,  H01L27/0617 ,  H01L29/7835 ,  H01L29/1045 ,  H01L29/4175

摘要： A high frequency power FET device (22) is integrated with passive components (23,24,26,28,31), an electro-static discharge (ESD) device (27,127,227), and/or a logic structure (29) on a semiconductor body (13) to form a monolithic high frequency integrated circuit structure (10). The high frequency power FET device (22) includes a grounded source configuration. The logic structure (29) utilizes the high frequency power FET structure in a grounded source configuration as one device in a CMOS implementation.

摘要翻译： 高频功率FET器件（22）与无源元件（23,24,26,28,31），静电放电（ESD）器件（27,127,227）和/或逻辑结构（29）集成在一起 半导体本体（13），以形成单片高频集成电路结构（10）。 高频功率FET器件（22）包括接地源配置。 逻辑结构（29）利用接地源配置中的高频功率FET结构作为CMOS实现中的一个器件。

公开(公告)号：US5734194A

公开(公告)日：1998-03-31

申请号：US792602

申请日：1997-01-31

申请人： Paul W. Sanders ,  Troy E. Mackie ,  Julio C. Costa ,  John L. Freeman, Jr. ,  Alan D. Wood

发明人： Paul W. Sanders ,  Troy E. Mackie ,  Julio C. Costa ,  John L. Freeman, Jr. ,  Alan D. Wood

IPC分类号： H01L29/73 ,  H01L21/265 ,  H01L21/331 ,  H01L29/08 ,  H01L29/732 ,  H01L27/082 ,  H01L27/102 ,  H01L29/70 ,  H01L31/11

CPC分类号： H01L29/66272 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/7322

摘要： A semiconductor device (10) is formed in a semiconductor substrate (11) that acts as a collector region. A base region (12) is formed in the semiconductor substrate (11) and an emitter region (52) is formed such that it contacts at least a portion of the base region (12). A conductive layer (28) is used to provide electrical connection to the emitter region (52). The portion of the conductive layer (28) above the emitter region (52) is counter-doped to address the problems of an interfacial oxide layer (27) that exists between the emitter region (52) and the conductive layer (28).

摘要翻译： 半导体器件（10）形成在用作集电极区域的半导体衬底（11）中。 在半导体衬底（11）中形成基极区（12），并且形成发射极区（52），使其与基极区（12）的至少一部分相接触。 导电层（28）用于提供与发射极区域（52）的电连接。 在发射极区域（52）上方的导电层（28）的部分被反掺杂以解决存在于发射极区域（52）和导电层（28）之间的界面氧化物层（27）的问题。

公开(公告)号：US4996454A

公开(公告)日：1991-02-26

申请号：US374196

申请日：1989-06-30

申请人： Andrezj Peczalski ,  Julio C. Costa ,  Jeffrey S. Conger

发明人： Andrezj Peczalski ,  Julio C. Costa ,  Jeffrey S. Conger

IPC分类号： H03K19/096

CPC分类号： H03K19/096

摘要： High speed complex logic circuitry powered solely by clock signals. Such circuitry may be implemented in optical, electrical or other means, involving any medium or substrate as desired.

公开(公告)号：US06809396B2

公开(公告)日：2004-10-26

申请号：US10303168

申请日：2002-11-25

申请人： Peter J. Zdebel ,  Misbahul Azam ,  Gary H. Loechelt ,  James R. Morgan ,  Julio C. Costa

发明人： Peter J. Zdebel ,  Misbahul Azam ,  Gary H. Loechelt ,  James R. Morgan ,  Julio C. Costa

IPC分类号： H01L2973

CPC分类号： H01L21/82285 ,  H01L27/0826

摘要： An integrated circuit (100) includes high performance complementary bipolar NPN and PNP vertical transistors (10, 20). The NPN transistor is formed on a semiconductor substrate whose surface (24) is doped to form a PNP base region (28, 70). A film (32, 34, 30) is formed on the surface with an opening (42) over an edge of the base region. A first conductive spacer (48) is formed along a first sidewall (78) of the opening to define a PNP emitter region (67) within the base region. A second conductive spacer (47) is formed along a second sidewall (76) of the opening to define a PNP collector region (66).

摘要翻译： 集成电路（100）包括高性能互补双极NPN和PNP垂直晶体管（10,20）。 NPN晶体管形成在其表面（24）被掺杂以形成PNP基极区域（28,70）的半导体衬底上。 在该表面上形成一个薄膜（32,34,30），该开口（42）位于基部区域的边缘上。 沿着开口的第一侧壁（78）形成第一导电间隔物（48），以在基极区域内限定PNP发射极区域（67）。 第二导电间隔物（47）沿着开口的第二侧壁（76）形成以限定PNP收集区（66）。

公开(公告)号：US5945694A

公开(公告)日：1999-08-31

申请号：US792606

申请日：1997-01-31

申请人： Adolfo C. Reyes ,  Marino J. Martinez ,  Mark R. Wilson ,  Julio C. Costa ,  Ernest Schirmann

发明人： Adolfo C. Reyes ,  Marino J. Martinez ,  Mark R. Wilson ,  Julio C. Costa ,  Ernest Schirmann

IPC分类号： H01L21/338 ,  H01L29/04 ,  H01L29/812 ,  H01L31/0328 ,  H01L31/0336 ,  H01L31/072 ,  H01L31/109

CPC分类号： H01L29/812 ,  H01L29/045

摘要： A semiconductor device (20) is formed on a compound semiconductor substrate (21). The semiconductor device (20) is oriented on the surface (40) of the compound semiconductor substrate (21) such that the physical forces that result from the thermal heating or cooling of the compound semiconductor substrate (21) are essentially equal. This orientation reduces the variability of the drain to source current of the semiconductor device (20) as the semiconductor device (20) is operated at different temperatures.

摘要翻译： 半导体器件（20）形成在化合物半导体衬底（21）上。 半导体器件（20）被定向在化合物半导体衬底（21）的表面（40）上，使得由化合物半导体衬底（21）的热加热或冷却产生的物理力基本相等。 当半导体器件（20）在不同温度下操作时，该取向降低了半导体器件（20）的漏极 - 源极电流的可变性。

公开(公告)号：US06528405B1

公开(公告)日：2003-03-04

申请号：US09506844

申请日：2000-02-18

申请人： Marino J. Martinez ,  Ernest Schirmann ,  Olin L. Hartin ,  Elizabeth C. Glass ,  Julio C. Costa

发明人： Marino J. Martinez ,  Ernest Schirmann ,  Olin L. Hartin ,  Elizabeth C. Glass ,  Julio C. Costa

IPC分类号： H01L2128

CPC分类号： H01L29/66462 ,  H01L21/28587 ,  H01L29/7784

摘要： An enhancement mode RF device and method of fabrication includes a stack of compound semiconductor layers, including a central layer defining a device channel, a doped cap layer, and a buffer epitaxially grown on a substrate. Source and drain implant areas, extending at least into the buffer, are formed to define an implant free area in the device channel between the source and drain. Source and drain metal contacts are positioned on an upper surface of the central layer. Several layers of insulation and dielectric are positioned over the device and a gate opening is formed and filled with gate metal. During epitaxial growth, the doped cap layer is tailored with a thickness and a doping to optimize channel performance including gate-drain breakdown voltage and channel resistance.

摘要翻译： 增强型RF器件和制造方法包括：化合物半导体层的堆叠，包括限定器件沟道的中心层，掺杂的覆盖层和在衬底上外延生长的缓冲层。 形成至少延伸到缓冲器中的源极和漏极注入区域，以在源极和漏极之间的器件沟道中限定无植入区域。 源极和漏极金属触点位于中心层的上表面上。 绝缘和电介质的几层位于器件上方，并形成栅极开口并填充栅极金属。 在外延生长期间，掺杂的覆盖层是通过厚度和掺杂来调整的，以优化沟道性能，包括栅 - 漏击穿电压和沟道电阻。

公开(公告)号：US06023086A

公开(公告)日：2000-02-08

申请号：US926078

申请日：1997-09-02

申请人： Adolfo C. Reyes ,  Marino J. Martinez ,  Ernest Schirmann ,  Julio C. Costa

发明人： Adolfo C. Reyes ,  Marino J. Martinez ,  Ernest Schirmann ,  Julio C. Costa

IPC分类号： H01L23/482 ,  H01L29/423 ,  H01L29/43 ,  H01L29/76

CPC分类号： H01L29/435 ,  H01L23/4824 ,  H01L29/42316 ,  H01L29/42372 ,  H01L2924/0002

摘要： A semiconductor device includes a transistor (30, 51) having a gate electrode (15, 52) wherein the gate electrode (15, 52) has a highly resistive portion (24, 25, 55). The highly resistive portion (24, 25, 55) is integrated into the gate electrode (15, 52) and is coupled to the gate electrode (15, 52) using a via-less contact method.

摘要翻译： 半导体器件包括具有栅电极（15,52）的晶体管（30,51），其中栅电极（15,52）具有高电阻部分（24,25,55）。 高电阻部分（24,25,55）集成到栅电极（15,52）中，并且使用无通孔接触方法耦合到栅电极（15,52）。