公开(公告)号：US06615391B2

公开(公告)日：2003-09-02

申请号：US10087486

申请日：2002-03-01

申请人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

发明人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

IPC分类号： G06F1750

CPC分类号： H01L27/10855 ,  G11C29/40 ,  G11C29/48 ,  H01L21/28044 ,  H01L21/28114 ,  H01L21/6708 ,  H01L21/6715 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10858 ,  H01L28/91 ,  H01L29/42376 ,  H01L29/4941

摘要： A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path (308) receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a gate control circuit (312). The gate control circuit (312) provides either a first logic value, a second logic value, or an intermediate logic value to an open drain output driver (314) depending upon the test result data values (PASS and DATA_TST). In response to the logic values received from the gate control circuit (312), the open drain output driver (314) drives a data output (DQ) to a first, second or intermediate logic level.

公开(公告)号：US06381718B1

公开(公告)日：2002-04-30

申请号：US09372869

申请日：1999-08-12

申请人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

发明人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

IPC分类号： H04B1700

CPC分类号： G11C29/40 ,  G11C29/48

摘要： A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path (308) receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a gate control circuit (312). The gate control circuit (312) provides either a first logic value, a second logic value, or an intermediate logic value to an open drain output driver (314) depending upon the test result data values (PASS and DATA_TST). In response to the logic values received from the gate control circuit (312), the open drain output driver (314) drives a data output (DQ) to a first, second or intermediate logic level.

摘要翻译： 公开了一种具有并联测试电路的半导体存储器件（300）。 测试数据路径（308）接收并行I / O线（I / O0-I / O7）值，并由其生成测试结果数据值（PASS和DATA_TST）。 测试结果数据值（PASS和DATA_TST）耦合到门控制电路（312）。 门控制电路（312）根据测试结果数据值（PASS和DATA_TST）向开漏输出驱动器（314）提供第一逻辑值，第二逻辑值或中间逻辑值。 响应于从栅极控制电路（312）接收到的逻辑值，开漏输出驱动器（314）将数据输出（DQ）驱动到第一，第二或中间逻辑电平。

公开(公告)号：US06408411B1

公开(公告)日：2002-06-18

申请号：US09373265

申请日：1999-08-12

申请人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

发明人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

IPC分类号： G01R3128

CPC分类号： G11C29/40 ,  G11C11/401 ,  G11C2029/1208 ,  G11C2029/2602

摘要： A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a two-bit register (312) and output in a sequential fashion to an open drain output driver (314). In this manner, test result data values are provided by driving an output (DQ) in a rapid sequential fashion, rather than placing the output at one of three states (such as logic high state, a logic low state, or a high impedance state).

摘要翻译： 公开了一种具有并联测试电路的半导体存储器件（300）。 测试数据路径接收并行I / O线（I / O0-I / O7）值，并从其产生测试结果数据值（PASS和DATA_TST）。 测试结果数据值（PASS和DATA_TST）被耦合到两位寄存器（312）并以顺序方式输出到开漏输出驱动器（314）。 以这种方式，通过以快速顺序的方式驱动输出（DQ）来提供测试结果数据值，而不是将输出置于三种状态之一（例如逻辑高状态，逻辑低状态或高阻抗状态 ）。