公开(公告)号：US08479141B1

公开(公告)日：2013-07-02

申请号：US13352232

申请日：2012-01-17

申请人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

发明人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method and technique of routing interconnects of an integrated circuit providing improved routing quality. In an embodiment of the invention, the technique provides linear spine interconnect routing. In memory array blocks, such as in DRAM and SRAM memory designs, connected pins are generally separated by large distances in a first direction and small distances in a second direction, or a spine or channel region. A route area is defined within the spine region. In one embodiment, obstacles in the route area are identified and corresponding forbidden areas are demarcated. The linear spine interconnect is routed in the first direction within the route area while avoiding the forbidden areas. Pins are connected to the spine interconnect by stitching interconnects. Stitching interconnects are generally routed in the second direction.

摘要翻译： 提供提供改进的路由质量的集成电路的互连路由的方法和技术。 在本发明的一个实施例中，该技术提供线性脊柱互连路由。 在诸如DRAM和SRAM存储器设计的存储器阵列块中，连接的引脚通常在第一方向上分开大距离，在第二方向或脊柱或通道区域上分开小距离。 在脊椎区域内定义路线区域。 在一个实施例中，识别路线区域中的障碍物并且划定对应的禁止区域。 线性脊线互连在路线区域内沿第一方向路由，同时避免禁止区域。 引脚通过缝合互连连接到脊柱互连。 缝合互连通常沿第二方向布线。

公开(公告)号：US07802208B1

公开(公告)日：2010-09-21

申请号：US11838704

申请日：2007-08-14

申请人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

发明人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method and technique of routing interconnects of an integrated circuit providing improved routing quality. In an embodiment of the invention, the technique provides linear spine interconnect routing. In memory array blocks, such as in DRAM and SRAM memory designs, connected pins are generally separated by large distances in a first direction and small distances in a second direction, or a spine or channel region. A route area is defined within the spine region. In one embodiment, obstacles in the route area are identified and corresponding forbidden areas are demarcated. The linear spine interconnect is routed in the first direction within the route area while avoiding the forbidden areas. Pins are connected to the spine interconnect by stitching interconnects. Stitching interconnects are generally routed in the second direction.

摘要翻译： 提供提供改进的路由质量的集成电路的互连路由的方法和技术。 在本发明的一个实施例中，该技术提供线性脊柱互连路由。 在诸如DRAM和SRAM存储器设计的存储器阵列块中，连接的引脚通常在第一方向上分开大距离，在第二方向或脊柱或通道区域上分开小距离。 在脊椎区域内定义路线区域。 在一个实施例中，识别路线区域中的障碍物并且划定对应的禁止区域。 线性脊线互连在路线区域内沿第一方向路由，同时避免禁止区域。 引脚通过缝合互连连接到脊柱互连。 缝合互连通常沿第二方向布线。

公开(公告)号：US08099700B1

公开(公告)日：2012-01-17

申请号：US11838726

申请日：2007-08-14

申请人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

发明人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method and technique of routing interconnects of an integrated circuit providing improved routing quality. In an embodiment of the invention, the technique provides linear spine interconnect routing. In memory array blocks, such as in DRAM and SRAM memory designs, connected pins are generally separated by large distances in a first direction and small distances in a second direction, or a spine or channel region. A route area is defined within the spine region. In one embodiment, obstacles in the route area are identified and corresponding forbidden areas are demarcated. The linear spine interconnect is routed in the first direction within the route area while avoiding the forbidden areas. Pins are connected to the spine interconnect by stitching interconnects. Stitching interconnects are generally routed in the second direction.

摘要翻译： 提供提供改进的路由质量的集成电路的互连路由的方法和技术。 在本发明的一个实施例中，该技术提供线性脊柱互连路由。 在诸如DRAM和SRAM存储器设计的存储器阵列块中，连接的引脚通常在第一方向上分开大距离，在第二方向或脊柱或通道区域上分开小距离。 在脊椎区域内定义路线区域。 在一个实施例中，识别路线区域中的障碍物并且划定对应的禁止区域。 线性脊线互连在路线区域内沿第一方向路由，同时避免禁止区域。 引脚通过缝合互连连接到脊柱互连。 缝合互连通常沿第二方向布线。

公开(公告)号：US07823113B1

公开(公告)日：2010-10-26

申请号：US11530613

申请日：2006-09-11

申请人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

发明人： Mark Waller ,  Tim Parker ,  Mark Williams ,  Jeremy Birch ,  Graham Balsdon ,  Fumiako Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method and technique of routing interconnects of an integrated circuit providing improved routing quality. In an embodiment of the invention, the technique provides linear spine interconnect routing. In memory array blocks, such as in DRAM and SRAM memory designs, connected pins are generally separated by large distances in a first direction and small distances in a second direction, or a spine or channel region. A route area is defined within the spine region. In one embodiment, obstacles in the route area are identified and corresponding forbidden areas are demarcated. The linear spine interconnect is routed in the first direction within the route area while avoiding the forbidden areas. Pins are connected to the spine interconnect by stitching interconnects. Stitching interconnects are generally routed in the second direction.

摘要翻译： 提供提供改进的路由质量的集成电路的互连路由的方法和技术。 在本发明的一个实施例中，该技术提供线性脊柱互连路由。 在诸如DRAM和SRAM存储器设计的存储器阵列块中，连接的引脚通常在第一方向上分开大距离，在第二方向或脊柱或通道区域上分开小距离。 在脊椎区域内定义路线区域。 在一个实施例中，识别路线区域中的障碍物并且划定对应的禁止区域。 线性脊线互连在路线区域内沿第一方向路由，同时避免禁止区域。 引脚通过缝合互连连接到脊柱互连。 缝合互连通常沿第二方向布线。

公开(公告)号：US08171447B1

公开(公告)日：2012-05-01

申请号：US12408211

申请日：2009-03-20

申请人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

发明人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A technique will automatically route interconnect of an integrated circuit while taking into consideration current density rules. In an implementation, the technique uses a shape-based approach where a grid is not used. Based on data input including current density and a frequency of each net, the technique will determine the current requirements for each net. In an implementation, the technique forms a Steiner tree for a net, and routs using the Steiner tree. The technique widens nets having greater current requirements; adjacent wiring may be pushed aside to create sufficient space for wider nets.

摘要翻译： 一种技术将自动路由集成电路的互连，同时考虑电流密度规则。 在实现中，该技术使用基于形状的方法，其中不使用网格。 基于数据输入，包括电流密度和每个网络的频率，该技术将确定每个网络的当前要求。 在实现中，该技术为网络形成Steiner树，并使用Steiner树进行路由。 该技术扩大了具有更大电流要求的网络; 可以将相邻的布线推到一边以产生用于更宽的网的足够的空间。

公开(公告)号：US07373628B1

公开(公告)日：2008-05-13

申请号：US11383673

申请日：2006-05-16

申请人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

发明人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/509 ,  G06F2217/78 ,  G06F2217/80

摘要： A technique will automatically route interconnect of an integrated circuit. In an implementation, the technique operates on a gridless layout. The technique forms a Steiner tree for a net and routs using the Steiner tree. In a specific embodiment, the technique creates tracks having varying widths.

摘要翻译： 一种技术将自动路由集成电路的互连。 在一个实现中，该技术在无栅格布局上运行。 该技术使用Steiner树形成了一个Steiner树，并使用了Steiner树。 在具体实施例中，该技术创建具有不同宽度的轨道。

公开(公告)号：US20070106969A1

公开(公告)日：2007-05-10

申请号：US11164518

申请日：2005-11-28

申请人： Jeremy Birch ,  Mark Waller ,  Mark Williams ,  Graham Balsdon ,  Fumiaki Sato ,  Tim Parker

发明人： Jeremy Birch ,  Mark Waller ,  Mark Williams ,  Graham Balsdon ,  Fumiaki Sato ,  Tim Parker

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A system of automatically routing interconnect of a integrated circuit design while taking into consideration the parasitic issues of the wiring as it is created. The system will be able to select an appropriate wiring pattern so that signals meet their performance requirements.

摘要翻译： 一种自动布线集成电路设计互连的系统，同时考虑到它所产生的布线的寄生问题。 该系统将能够选择合适的布线图案，使信号满足其性能要求。

公开(公告)号：US07530040B1

公开(公告)日：2009-05-05

申请号：US11383658

申请日：2006-05-16

申请人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

发明人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A technique will automatically route interconnect of an integrated circuit while taking into consideration current density rules. In an implementation, the technique uses a shape-based approach where a grid is not used. Based on data input including current density and a frequency of each net, the technique will determine the current requirements for each net. In an implementation, the technique forms a Steiner tree for a net, and routs using the Steiner tree. The technique widens nets having greater current requirements; adjacent wiring may be pushed aside to create sufficient space for wider nets.

摘要翻译： 一种技术将自动路由集成电路的互连，同时考虑电流密度规则。 在实现中，该技术使用基于形状的方法，其中不使用网格。 基于数据输入，包括电流密度和每个网络的频率，该技术将确定每个网络的当前要求。 在实现中，该技术为网络形成Steiner树，并使用Steiner树进行路由。 该技术扩大了具有更大电流要求的网络; 可以将相邻的布线推到一边以产生用于更宽的网的足够的空间。

公开(公告)号：US07363607B2

公开(公告)日：2008-04-22

申请号：US11164518

申请日：2005-11-28

申请人： Jeremy Birch ,  Mark Waller ,  Mark Williams ,  Graham Balsdon ,  Fumiaki Sato ,  Tim Parker

发明人： Jeremy Birch ,  Mark Waller ,  Mark Williams ,  Graham Balsdon ,  Fumiaki Sato ,  Tim Parker

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A system of automatically routing interconnect of a integrated circuit design while taking into consideration the parasitic issues of the wiring as it is created. The system will be able to select an appropriate wiring pattern so that signals meet their performance requirements.

摘要翻译： 一种自动布线集成电路设计互连的系统，同时考虑到它所产生的布线的寄生问题。 该系统将能够选择合适的布线图案，使信号满足其性能要求。

公开(公告)号：US07131096B1

公开(公告)日：2006-10-31

申请号：US10709843

申请日：2004-06-01

申请人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

发明人： Graham Balsdon ,  Jeremy Birch ,  Mark Williams ,  Mark Waller ,  Tim Parker ,  Fumiaki Sato

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A technique will automatically route interconnect of an integrated circuit while taking into consideration current density rules. In an implementation, the technique uses a shape-based approach where a grid is not used. Based on data input including current density and a frequency of each net, the technique will determine the current requirements for each net. In an implementation, the technique forms a Steiner tree for a net, and routs using the Steiner tree. The technique widens nets having greater current requirements; adjacent wiring may be pushed aside to create sufficient space for wider nets.

摘要翻译： 一种技术将自动路由集成电路的互连，同时考虑电流密度规则。 在实现中，该技术使用基于形状的方法，其中不使用网格。 基于数据输入，包括电流密度和每个网络的频率，该技术将确定每个网络的当前要求。 在实现中，该技术为网络形成Steiner树，并使用Steiner树进行路由。 该技术扩大了具有更大电流要求的网络; 可以将相邻的布线推到一边以产生用于更宽的网的足够的空间。