公开(公告)号：US20130227250A1

公开(公告)日：2013-08-29

申请号：US13405021

申请日：2012-02-24

申请人： Wilhelm Haller ,  Ulrich Krauch ,  Kurt Lind ,  Friedrich Schroeder ,  Alexander Woerner

发明人： Wilhelm Haller ,  Ulrich Krauch ,  Kurt Lind ,  Friedrich Schroeder ,  Alexander Woerner

IPC分类号： G06F9/30 ,  G06F9/345 ,  G06F9/302

CPC分类号： G06F9/30021 ,  G06F9/30018 ,  G06F9/3887

摘要： Some example embodiments include an apparatus for comparing a first operand to a second operand. The apparatus includes a SIMD accelerator configured to compare first multiple parts (e.g., bytes) of first operand to second multiple parts (e.g., bytes) of the second operand. The SIMD accelerator includes a ones' complement subtraction logic and a twos' complement logic configured to perform logic operations on the multiple parts of the first operand and the multiple parts of the second operand to generate a group of carry out and propagate data across bits of the multiple parts. At least a portion of the group of carry out and propagate data is reused in the group of logic operations.

摘要翻译： 一些示例性实施例包括用于将第一操作数与第二操作数进行比较的装置。 该装置包括配置为将第一操作数的第一多个部分（例如，字节）与第二操作数的第二多个部分（例如，字节）进行比较的SIMD加速器。 SIMD加速器包括一个补码减法逻辑和二进制补码逻辑，其被配置为对第一操作数的多个部分和第二操作数的多个部分执行逻辑运算，以生成一组进位和传播数据 多部分。 该组执行和传播数据的至少一部分在逻辑操作组中被重用。

公开(公告)号：US5944772A

公开(公告)日：1999-08-31

申请号：US970076

申请日：1997-11-13

申请人： Juergen Haas ,  Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

发明人： Juergen Haas ,  Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

IPC分类号： G06F7/50 ,  G06F7/575

CPC分类号： G06F7/575 ,  G06F7/507 ,  G06F7/508

摘要： A combined adder and logic unit having a reduced operation delay of arithmetic and logic operations, and providing an improved fan in and reduced wiring delays and capacity if implemented in the arithmetic and logic section of a microprocessor chip. The unit comprises a carry network (30) connected to operand inputs for generating carry-out signals of the byte positions (By0-By7) and further comprises a pre-sum logic (32) having a bit function generator (42) and a sum generator (45, 46, 48). Said bit function generator derives from the operands Ai and Bi bit functions Gi, Pi which are provided as logic function output and as input to said sum generator for producing preliminary arithmetic functions (SUM0, SUM1) to anticipate carry-in signals of one or zero. A result selector (70) is controlled by a byte position carry-out signal (Cy55) from the carry network means and by operation control signals to select from the output of said pre-sum logic one of the arithmetic functions (SUM0, SUM1) or one of the logic functions as result of the unit operation.

摘要翻译： 组合加法器和逻辑单元具有减小的运算和逻辑运算的运算延迟，并且如果在微处理器芯片的算术和逻辑部分中实现，则提供改进的风扇并降低布线延迟和容量。 该单元包括连接到操作数输入的进位网络（30），用于产生字节位置（By0-By7）的进位信号，并且还包括具有位函数发生器（42）的和和逻辑（32）和总和 发电机（45,46,48）。 所述比特函数发生器从作为逻辑功能输出提供的操作数Ai和Bi比特函数Gi，Pi导出，并作为用于产生预计算函数（SUM0，SUM1）的所述和发生器的输入，以预期一或零的进位信号 。 结果选择器（70）由来自携带网络装置的字节位置执行输出信号（Cy55）和操作控制信号控制，以从所述算术功能（SUM0，SUM1）之一的所述并行逻辑逻辑的输出中进行选择， 或作为单元操作的结果的逻辑功能之一。

公开(公告)号：US20090112963A1

公开(公告)日：2009-04-30

申请号：US11926582

申请日：2007-10-29

申请人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

发明人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

IPC分类号： G06F7/508

CPC分类号： G06F7/507

摘要： A method, circuit apparatus, and a design structure on which the circuit resides, is provided to perform a subtraction of two operands in a binary arithmetic unit by subdividing two operands into groups of equal numbers of bits, generating, by appropriate arithmetic operations, pairs of intermediate results for the particular groups of bits of the two operands comprising the same bit positions, respectively. A first intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘0’ and a second intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘1’. The correct intermediate result of each particular pair of intermediate results from each group of bits is selected, and the result of the subtraction of the two operands is generated by an appropriate merging of the selected correct intermediate results.

摘要翻译： 提供电路所在的方法，电路装置和设计结构，以通过将两个操作数细分为相等位数的组来执行二进制运算单元中的两个操作数的减法，通过适当的算术运算生成对 分别包含相同比特位置的两个操作数的特定的比特组的中间结果。 每个中间结果对的第一个中间结果是在“0”的进位假设下产生的，并且每个中间结果对的第二个中间结果在“1”的进位假设下生成。 选择来自每组比特的每个特定中间结果对的正确的中间结果，并且通过适当地合并所选择的正确的中间结果来生成两个操作数的减法的结果。

公开(公告)号：US5928319A

公开(公告)日：1999-07-27

申请号：US969244

申请日：1997-11-13

申请人： Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

发明人： Wilhelm Haller ,  Ulrich Krauch ,  Thomas Ludwig ,  Holger Wetter

IPC分类号： G06F7/491 ,  G06F7/50

CPC分类号： G06F7/4912 ,  G06F7/507

摘要： A combined binary/decimal adder unit reduces the operation delay ine processing binary coded decimal operands and permit an increased cycle rate of a processor unit in which the combined binary/decimal adder unit is utilized. Pre-sums are generated for each decimal digit position in parallel to the generation and distribution of the carries over the total of decimal digit positions of the adder unit. The pre-sums anticipate the carry-in of the decimal positions and the need to perform six corrections after the carry-out signal of the highest decimal digit position has been generated. The carry-out signal of each decimal digit position is used in combination with operation control signals to select the correct pre-sum of the digit position.

摘要翻译： 组合的二进制/十进制加法器单元减少了处理二进制编码十进制操作数的操作延迟，并且允许使用组合的二进制/十进制加法单元的处理器单元的增加的周期速率。 对于加法器单元的十进制位数的总和的并行生成和分配，对于每个十进制数位置产生预和。 预计总和预期小数位置的进位，并且在产生了最高十进制位数的进位信号之后需要进行六次校正。 每个十进制位数的进位信号与操作控制信号组合使用，以选择数位位置的正确预置。

公开(公告)号：US20080177816A1

公开(公告)日：2008-07-24

申请号：US12013905

申请日：2008-01-14

申请人： Wilhelm Haller ,  Ulrich Krauch ,  Guenter Mayer ,  Eric M. Schwarz

发明人： Wilhelm Haller ,  Ulrich Krauch ,  Guenter Mayer ,  Eric M. Schwarz

IPC分类号： G06F7/491

CPC分类号： G06F7/4912

摘要： A method to generate a magnitude result of a mathematic operation of two decimal operands within one cycle in a decimal arithmetic logic unit structure, wherein the decimal operands are in hexadecimal sign magnitude format.

摘要翻译： 一种在十进制算术逻辑单元结构中产生一个周期内的两个十进制操作数的数学运算的幅度结果的方法，其中十进制操作数是十六进制符号幅度格式。

公开(公告)号：US08612500B2

公开(公告)日：2013-12-17

申请号：US12013905

申请日：2008-01-14

申请人： Wilhelm Haller ,  Ulrich Krauch ,  Guenter Mayer ,  Eric M. Schwarz

发明人： Wilhelm Haller ,  Ulrich Krauch ,  Guenter Mayer ,  Eric M. Schwarz

IPC分类号： G06F15/00 ,  G06F7/50

CPC分类号： G06F7/4912

摘要： A method to generate a magnitude result of a mathematic operation of two decimal operands within one cycle in a decimal arithmetic logic unit structure, wherein the decimal operands are in hexadecimal sign magnitude format.

摘要翻译： 一种在十进制算术逻辑单元结构中产生一个周期内的两个十进制操作数的数学运算的幅度结果的方法，其中十进制操作数是十六进制符号幅度格式。

公开(公告)号：US20080071852A1

公开(公告)日：2008-03-20

申请号：US11855658

申请日：2007-09-14

申请人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

发明人： Wilhelm Haller ,  Guenter Mayer ,  Veit Gernhoefer ,  Ulrich Krauch ,  Simon Fabel

IPC分类号： G06F7/50

CPC分类号： G06F7/507

摘要： A method and apparatus is provided to perform a subtraction of two operands in a binary arithmetic unit by subdividing two operands into groups of equal numbers of bits, generating, by appropriate arithmetic operations, pairs of intermediate results for the particular groups of bits of the two operands comprising the same bit positions, respectively. A first intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘0’ and a second intermediate result of each pair of intermediate results is generated under the assumption of a carry-in of ‘1’. The correct intermediate result of each particular pair of intermediate results from each group of bits is selected, and the result of the subtraction of the two operands is generated by an appropriate merging of the selected correct intermediate results.

摘要翻译： 提供了一种方法和装置，用于通过将两个操作数细分成相等位数的组来执行二进制运算单元中的两个操作数的减法，通过适当的算术运算，生成两个特定的位组的中间结果对 分别包括相同位位置的操作数。 每个中间结果对的第一个中间结果是在“0”的进位假设下产生的，并且每个中间结果对的第二个中间结果在“1”的进位假设下生成。 选择来自每组比特的每个特定中间结果对的正确的中间结果，并且通过适当地合并所选择的正确的中间结果来生成两个操作数的减法的结果。

公开(公告)号：US07546565B2

公开(公告)日：2009-06-09

申请号：US11622017

申请日：2007-01-11

申请人： Joachim Fenkes ,  Wilhelm Haller ,  Tobias Werner ,  Alexander Woerner

发明人： Joachim Fenkes ,  Wilhelm Haller ,  Tobias Werner ,  Alexander Woerner

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： A method implemented as a computer program product for comparing two designs of electronic circuits, wherein the design representations comprise several hierarchically related sheets. The method comprises the steps of (a) identifying corresponding top-sheets of the first hierarchy level in the design versions; (b) generating a list of all sub-sheets for each top-sheet and comparing the lists to identify added, removed and common sheets of the corresponding top-sheets; (c) defining the common sheets as corresponding top-sheets of a next hierarchy level; and (d) repeating steps (a)-(c) until at least one of the top-sheets does not comprise any sub-sheet.

摘要翻译： 一种实现为用于比较两种电子电路设计的计算机程序产品的方法，其中设计表示包括几个分层相关的片材。 该方法包括以下步骤：（a）在设计版本中识别相应的第一层级的表格; （b）生成每个表格的所有子表的列表，并比较列表以识别相应表格的添加，删除和共同的页面; （c）将普通纸张定义为下一层级的相应的表格; 和（d）重复步骤（a） - （c），直到至少一个顶片不包括任何子片。

公开(公告)号：US20080172640A1

公开(公告)日：2008-07-17

申请号：US11622017

申请日：2007-01-11

申请人： Joachim Fenkes ,  Wilhelm Haller ,  Tobias Werner ,  Alexander Woerner

发明人： Joachim Fenkes ,  Wilhelm Haller ,  Tobias Werner ,  Alexander Woerner

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： A method for comparing two designs of electronic circuits, especially for comparing different versions of a design for an electronic circuit, wherein the design representations comprise several hierarchically related sheets.The method comprises the steps of:a) analyzing the hierarchies of said design versions to identify added, removed and common sheets;b) determining differences between common sheets to identify modified sheets; andc) visualizing the combined hierarchies of said design versions wherein added, removed and modified sheets are marked.

摘要翻译： 一种用于比较电子电路的两个设计的方法，特别是用于比较电子电路的不同版本的设计，其中设计表示包括几个分层相关的片材。 该方法包括以下步骤：a）分析所述设计版本的层次结构，以识别添加，删除和共同的页面; b）确定普通纸张之间的差异以识别修改的纸张; 以及c）可视化所述设计版本的组合层级，其中添加，移除和修改的片材被标记。

公开(公告)号：US08423940B2

公开(公告)日：2013-04-16

申请号：US13209504

申请日：2011-08-15

申请人： Lukas Daellenbach ,  Elmar Gaugler ,  Wilhelm Haller ,  Ralf Richter

发明人： Lukas Daellenbach ,  Elmar Gaugler ,  Wilhelm Haller ,  Ralf Richter

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F2217/82

摘要： A computerized method, data processing system and computer program product reduce noise for a buffered design of an electronic circuit which was already placed and routed. For all areas between a power stripe and a ground stripe (half bay) in the design, the shapes are divided in different criticality levels. The shapes are rearranged based on their criticality level such that shapes with higher criticality level are placed closer to the stripes than those with lower criticality level.

摘要翻译： 计算机化方法，数据处理系统和计算机程序产品减少已经放置和布线的电子电路的缓冲设计的噪声。 对于设计中功率条纹和接地条纹（半间隔）之间的所有区域，形状分为不同的关键级别。 形状根据其临界水平重新排列，使得具有更高临界水平的形状比具有较低临界水平的形状更靠近条纹。