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107 条记录 (耗时 0.035 秒)

    Dynamic system bus encryption using improved differential transitional encoding
    103.
    发明授权
    Dynamic system bus encryption using improved differential transitional encoding 失效
    动态系统总线加密使用改进的差分过渡编码

    公开(公告)号：US07248696B2

    公开(公告)日：2007-07-24

    申请号：US10242525

    申请日：2002-09-12

    申请人： David John Craft ,  Charles Ray Johns

    发明人： David John Craft ,  Charles Ray Johns

    IPC分类号： H04L9/00 ,  H04K1/00

    CPC分类号： H04L9/0662 ,  H04L2209/125 ,  H04L2209/34

    摘要： The present invention provides data encryption for a differential bus employing transitional coding. The present invention maps, encodes and encrypts input data as a logic status for a given bus transfer cycle. The mapping, encoding and encrypting of the input data changes from bus transfer cycle to bus transfer cycle. The mapping, encoding and encrypting is a function of a pseudo-random number. A logic status is differentially transmitted from a bus transmitter to a bus receiver, to be mapped, decrypted and decoded as the corresponding output data.

    摘要翻译： 本发明为采用过渡编码的差分总线提供数据加密。 本发明将输入数据映射，编码和加密为用于给定总线传输周期的逻辑状态。 输入数据的映射，编码和加密从总线传输周期变化到总线传输周期。 映射，编码和加密是伪随机数的函数。 逻辑状态从总线发送器差分地发送到总线接收器，被映射，解密和解码为相应的输出数据。

    Proxy direct memory access
    104.
    发明授权
    Proxy direct memory access 有权
    代理直接内存访问

    公开(公告)号：US07225277B2

    公开(公告)日：2007-05-29

    申请号：US10655370

    申请日：2003-09-04

    申请人： Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Quang Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

    发明人： Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Quang Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28

    摘要： A system and method are provided for setting up a direct memory access for a first processor. The system includes the first processor and a local memory. The local memory is coupled to the first processor. A first direct memory access controller (DMAC) is coupled to the first processor and the local memory. A system memory is in communication with the first DMAC. A second processor is in communication with the first DMAC such that the second processor sets up the first DMAC to handle data transfer between the local memory and the system memory. The second processor is interrupted when the first DMAC finishes handling the data transfer.

    摘要翻译： 提供了一种用于为第一处理器建立直接存储器访问的系统和方法。 该系统包括第一处理器和本地存储器。 本地存储器耦合到第一处理器。 第一直接存储器存取控制器（DMAC）耦合到第一处理器和本地存储器。 系统存储器与第一DMAC通信。 第二处理器与第一DMAC通信，使得第二处理器设置第一DMAC来处理本地存储器和系统存储器之间的数据传输。 当第一个DMAC完成处理数据传输时，第二个处理器中断。

    Efficient triangular shaped meshes
    105.
    发明授权
    Efficient triangular shaped meshes 有权
    高效的三角形网格

    公开(公告)号：US07209137B2

    公开(公告)日：2007-04-24

    申请号：US10242523

    申请日：2002-09-12

    申请人： Daniel Alan Brokenshire ,  Charles Ray Johns ,  Barry L. Minor ,  Mark Richard Nutter

    发明人： Daniel Alan Brokenshire ,  Charles Ray Johns ,  Barry L. Minor ,  Mark Richard Nutter

    IPC分类号： G06T15/30 ,  G06T17/00 ,  G09G5/36

    CPC分类号： G06T17/20 ,  G06T15/00

    摘要： The present invention renders a triangular mesh for employment in graphical displays. The triangular mesh comprises triangle-shaped graphics primitives. The triangle-shaped graphics primitives represent a subdivided triangular shape. Each triangle-shaped graphics primitive shares defined vertices with adjoining triangle-shaped graphics primitives. These shared vertices are transmitted and employed for the rendering of the triangle-shaped graphics primitives.

    摘要翻译： 本发明使图形显示器中使用三角形网格。 三角形网格包含三角形图形图元。 三角形图形图元表示细分的三角形形状。 每个三角形图形基元与相邻的三角形图形基元共享定义的顶点。 这些共享顶点被传送并用于渲染三角形图形基元。

    Method and apparatus for implementing data mapping with shuffle algorithm
    106.
    发明授权
    Method and apparatus for implementing data mapping with shuffle algorithm 失效
    用随机播放算法实现数据映射的方法和装置

    公开(公告)号：US07174398B2

    公开(公告)日：2007-02-06

    申请号：US10607360

    申请日：2003-06-26

    申请人： Scott Douglas Clark ,  Charles Ray Johns ,  Jeffrey Joseph Ruedinger

    发明人： Scott Douglas Clark ,  Charles Ray Johns ,  Jeffrey Joseph Ruedinger

    IPC分类号： G06F13/00 ,  G06F13/12 ,  G06F15/16

    CPC分类号： G06F13/4018 ,  Y02D10/14 ,  Y02D10/151

    摘要： A method and apparatus are provided for implementing data mapping using a shuffle algorithm. An output shuffler and an input shuffler convert a physical data group to a plurality of data subgroups. The physical data group includes a plurality of bits and each subgroup includes a subplurality of bits. The output shuffler performs an output shuffle sequence for providing a predefined output pattern of ordered subplurality data bits. The predefined output pattern of ordered subplurality data bits is applied to the input shuffler. The input shuffler performs a reverse shuffle sequence. For each shuffle transfer a number of first header bytes of a packet are located at a first one of a plurality of physical layer links. Both the output shuffler and the input shuffler are implemented with minimized logic required to keep a largest multiplexer as a 4-to-1 multiplexer, resulting in minimal area and power being used for implementing the shuffle sequence and reverse shuffle sequence.

    摘要翻译： 提供了一种使用洗牌算法实现数据映射的方法和装置。 输出洗牌器和输入洗牌器将物理数据组转换为多个数据子组。 物理数据组包括多个比特，并且每个子组包括子层的比特。 输出洗牌器执行输出随机序列，用于提供有序子层数据位的预定义输出模式。 有序副本数据位的预定义输出模式被应用于输入洗牌器。 输入洗牌器执行反向随机序列。 对于每个随机转移，分组的多个第一标题字节位于多个物理层链接中的第一个。 输出洗牌器和输入洗牌器都以最小化的逻辑实现，将最大的复用器保持为4对1多路复用器所需的最小化逻辑，导致用于实现洗牌序列和反相随机序列的最小面积和功率。

    Method for supporting improved burst transfers on a coherent bus
    107.
    发明授权
    Method for supporting improved burst transfers on a coherent bus 有权
    支持在连贯总线上改进突发传输的方法

    公开(公告)号：US07143246B2

    公开(公告)日：2006-11-28

    申请号：US10759939

    申请日：2004-01-16

    申请人： Charles Ray Johns

    发明人： Charles Ray Johns

    IPC分类号： G06F12/00 ,  G06F13/00

    CPC分类号： G06F12/0835 ,  G06F12/0831 ,  G06F12/0879

    摘要： In a multiprocessor system, comprising master and slave processors, a cache coherency controller, and address concentration devices; a method for improving coherent data transfers is described. A command transaction is generated, and a subsequent command from an initiator. Tags added to the responses or further request responses, stream on high-speed busses. Snoops and accumulated snoops expand on cacheline requests as each processor separates burst commands into multiple cacheline requests. Address concentrators containing a cacheline queue function, funnel transaction requests to a global serialization device, where a queuing process prioritizes indicia and coordinates the results among the processors. The cache issues a single burst command for each affected line. System coherency, performance, and latency improvements occur. Additional support for burst transfers between coherent processors is provided.

    摘要翻译： 在多处理器系统中，包括主处理器和从属处理器，高速缓存一致性控制器和地址集中器件; 描述了一种改进相干数据传输的方法。 生成命令事务，以及来自启动器的后续命令。 标签添加到响应或进一步请求响应，流在高速公交车。 每个处理器将突发命令分离成多个缓存线请求时，侦听和累积侦听器会在缓存线请求上展开。 包含缓存线队列功能的地址集中器，向全局序列化设备发送流量事务请求，其中排队过程优先处理标记并在处理器之间协调结果。 缓存为每个受影响的线路发出单个突发命令。 发生系统一致性，性能和延迟改进。 提供对相干处理器之间的突发传输的额外支持。