公开(公告)号：US20130179864A1

公开(公告)日：2013-07-11

申请号：US13455659

申请日：2012-04-25

申请人： Yi-Shan Lu ,  Hsien-Lun Pai ,  Meng-Huan Wu ,  Ren-Song Tsay

发明人： Yi-Shan Lu ,  Hsien-Lun Pai ,  Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06F9/44

CPC分类号： G06F9/524

摘要： A deadlock free synchronization synthesizer for must-happen-before relations in at least two parallel programs or at least two threads each having multiple code segments has an input device to specify a synchronization point to involving code segments for each parallel program or thread and must-happen-before relations to the synchronization point, an analyzing module connected to the input device to detect existence of a deadlock in the parallel programs by using the must-happen-before relations, and a synthesizing module connected to the analyzing module to synthesize a practice code corresponding to the parallel programs if the deadlock existence detection is negative.

摘要翻译： 用于至少两个并行程序中的必须发生关系的无死锁同步合成器或至少两个具有多个代码段的线程具有用于指定同步点以涉及每个并行程序或线程的代码段的输入设备， 发生在与同步点之间的关系之前，连接到输入设备的分析模块通过使用必须事先关系来检测并行程序中的死锁的存在，以及连接到分析模块以合成实践的合成模块 如果死锁存在检测为负，则对应于并行程序的代码。

公开(公告)号：US08423343B2

公开(公告)日：2013-04-16

申请号：US13011942

申请日：2011-01-24

申请人： Meng-Huan Wu ,  Ren-Song Tsay

发明人： Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06F17/50 ,  G06F9/44 ,  G06F13/10 ,  G06F13/12

CPC分类号： G06F17/5022 ,  G06F9/52 ,  G06F2217/68

摘要： The present invention discloses a high-parallelism synchronization method for multi-core instruction-set simulation. The proposed method utilizes a new distributed scheduling mechanism for a parallel compiled MCISS. The proposed method can enhance the parallelism of the MCISS so that the computing power of a multi-core host machine can be effectively utilized. The distributed scheduling with the present invention's prediction method significantly shortens the waiting time which an ISS spends on synchronization.

摘要翻译： 本发明公开了一种用于多核指令集仿真的高并行同步方法。 所提出的方法利用并行编译的MCISS的新的分布式调度机制。 所提出的方法可以增强MCISS的并行性，从而可以有效利用多核主机的计算能力。 利用本发明的预测方法的分布式调度大大缩短了ISS花费在同步上的等待时间。

公开(公告)号：US08570236B2

公开(公告)日：2013-10-29

申请号：US13236033

申请日：2011-09-19

申请人： Chia-Hao Chang ,  Meng-Huan Wu ,  Kuo-Chu Liao

发明人： Chia-Hao Chang ,  Meng-Huan Wu ,  Kuo-Chu Liao

IPC分类号： H01Q1/50

CPC分类号： H01Q1/50 ,  H01Q1/24 ,  H03H7/38

摘要： The antenna matching circuit control device with an antenna body includes a sensing module, a processing module, a power adjusting module and a frequency adjusting module. The sensing module senses an object that approaches the antenna body and outputs a sensing signal accordingly. The processing module is coupled to the sensing module and outputs a first control signal and a second control signal according to the sensing signal. The power adjusting module is coupled to the processing module and controls a power amplifier to couple with one of a plurality of first matching circuits according to the first control signal. The frequency adjusting module is coupled to the antenna body and the power adjusting module. The frequency adjusting module controls one of a plurality of second matching circuits to couple with one of the first matching circuits according to the second control signal.

摘要翻译： 具有天线体的天线匹配电路控制装置包括感测模块，处理模块，功率调整模块和频率调整模块。 感测模块​​感测接近天线体的物体，并相应地输出感测信号。 处理模块耦合到感测模块，并根据感测信号输出第一控制信号和第二控制信号。 功率调节模块耦合到处理模块，并根据第一控制信号控制功率放大器与多个第一匹配电路之一耦合。 频率调节模块耦合到天线体和功率调节模块。 频率调整模块根据第二控制信号控制多个第二匹配电路中的一个与第一匹配电路之一耦合。

公开(公告)号：US20120191441A1

公开(公告)日：2012-07-26

申请号：US13011942

申请日：2011-01-24

申请人： Meng-Huan Wu ,  Ren-Song Tsay

发明人： Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06F9/455

CPC分类号： G06F17/5022 ,  G06F9/52 ,  G06F2217/68

摘要： The present invention discloses a high-parallelism synchronization method for multi-core instruction-set simulation. The proposed method utilizes a new distributed scheduling mechanism for a parallel compiled MCISS. The proposed method can enhance the parallelism of the MCISS so that the computing power of a multi-core host machine can be effectively utilized. The distributed scheduling with the present invention's prediction method significantly shortens the waiting time which an ISS spends on synchronization

摘要翻译： 本发明公开了一种用于多核指令集仿真的高并行同步方法。 所提出的方法利用并行编译的MCISS的新的分布式调度机制。 所提出的方法可以增强MCISS的并行性，从而可以有效利用多核主机的计算能力。 利用本发明的预测方法的分布式调度大大缩短了ISS花费在同步上的等待时间

公开(公告)号：US20120185231A1

公开(公告)日：2012-07-19

申请号：US13008921

申请日：2011-01-19

申请人： Chen-Kang LO ,  Li-Chun Chen ,  Meng-Huan Wu ,  Ren-Song Tsay

发明人： Chen-Kang LO ,  Li-Chun Chen ,  Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G06F2217/68

摘要： The present invention discloses a cycle-count-accurate (CCA) processor modeling, which can achieve high simulation speeds while maintaining timing accuracy of the system simulation. The CCA processor modeling includes a pipeline subsystem model and a cache subsystem model with accurate cycle with accurate cycle count information and guarantees accurate timing and functional behaviors on processor interface. The CCA processor modeling further includes a branch predictor and a bus interface (BIF) to predict the branch of pipeline execution behavior (PEB) and to simulate the data accesses between the processor and the external components via an external bus, respectively. The experimental results show that the CCA processor modeling performs 50 times faster than the corresponding Cycle-accurate (CA) model while providing the same cycle count information as the target RTL model.

摘要翻译： 本发明公开了一种循环计数精确（CCA）处理器建模，可以实现高仿真速度，同时保持系统仿真的定时精度。 CCA处理器建模包括管道子系统模型和具有精确周期的缓存子系统模型，具有精确的周期计数信息，并保证处理器接口上的精确时序和功能行为。 CCA处理器建模还包括分支预测器和总线接口（BIF），以预测流水线执行行为（PEB）的分支，并分别通过外部总线模拟处理器与外部组件之间的数据访问。 实验结果表明，CCA处理器建模比相应的周期精确（CA）模型快50倍，同时提供与目标RTL模型相同的周期计数信息。