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    Access to a wide memory
    12.
    发明授权
    Access to a wide memory 有权
    获得广泛的记忆

    公开(公告)号：US07430631B2

    公开(公告)日：2008-09-30

    申请号：US10515452

    申请日：2003-05-07

    申请人： Cornelis Hermanus Van Berkel ,  Patrick Peter Elizabeth Meuwissen

    发明人： Cornelis Hermanus Van Berkel ,  Patrick Peter Elizabeth Meuwissen

    IPC分类号： G06F12/00

    CPC分类号： G06F9/3893 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3824 ,  G06F9/3834 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8061

    摘要： A processing system includes a processor and a physical memory (500) with a single-size memory port (505) for accessing data in the memory. The processor is arranged to operate on data of at least a first data size and a smaller second data size. The first data size is equal to or smaller than the size of memory port. The processing system including at least one data register (514) of the first data size connected to the memory port (505), and at least one data port (525) of the second data size connected to the data register (525) and the processor for enabling access to data elements of the second size.

    摘要翻译： 处理系统包括具有用于访问存储器中的数据的单个大小的存储器端口（505）的处理器和物理存储器（500）。 处理器被布置成对至少第一数据大小和较小的第二数据大小的数据进行操作。 第一个数据大小等于或小于存储器端口的大小。 所述处理系统包括连接到存储器端口（505）的第一数据大小的至少一个数据寄存器（514）和连接到数据寄存器（525）的第二数据大小的至少一个数据端口（525）和 处理器，用于允许访问第二大小的数据元素。

    Address generation unit for a processor
    13.
    发明授权
    Address generation unit for a processor 有权
    处理器的地址生成单元

    公开(公告)号：US07383419B2

    公开(公告)日：2008-06-03

    申请号：US10515462

    申请日：2003-05-07

    申请人： Cornelis Hermanus Van Berkel ,  Patrick Peter Elizabeth Meuwissen

    发明人： Cornelis Hermanus Van Berkel ,  Patrick Peter Elizabeth Meuwissen

    IPC分类号： G06F9/32

    CPC分类号： G06T1/60 ,  G06F9/30043 ,  G06F15/8053

    摘要： A processor includes a memory port for accessing a physical memory under control of an address. A processing unit executing instructions stored in the memory and/or operates on data stored in the memory. An address generation unit (“AGU”) generates address for controlling access to the memory; the AGU being associated with a plurality of N registers enabling the AGU to generate the address under control of an address generation mechanism. A memory unit is operative to save/load k of the N registers, where 2

    摘要翻译： 处理器包括用于在地址控制下访问物理存储器的存储器端口。 执行存储在存储器中的指令的处理单元和/或对存储在存储器中的数据进行操作。 地址生成单元（“AGU”）生成用于控制对存储器的访问的地址; AGU与多个N个寄存器相关联，使得AGU能够在地址生成机制的控制下生成地址。 一个存储器单元用于保存/加载N个寄存器的k，其中2 <= k <= N，由一个操作触发。 为此，存储器单元包括用于将k个寄存器与通过存储器端口写入存储器的一个存储器字串接的级联器和用于将通过存储器端口从存储器读取的字分离成k个寄存器的分离器。

    Memory control with selective retention
    15.
    发明授权
    Memory control with selective retention 有权
    内存控制与选择性保留

    公开(公告)号：US08305828B2

    公开(公告)日：2012-11-06

    申请号：US12871834

    申请日：2010-08-30

    申请人： Cornelis Hermanus Van Berkel

    发明人： Cornelis Hermanus Van Berkel

    IPC分类号： G11C5/14

    CPC分类号： G11C5/14

    摘要： The present invention relates to a memory circuit and a method of controlling data retention in the memory circuit, wherein a supply signal is selectively switched to a respective one of at least two virtual supply lines (24) each shared by a respective one of a plurality of groups (30-1 to 30-n) of memory cells (C0,0 to Cy,z). The selective switching is controlled based on a global activity control signal (A), used for setting the memory circuit either into a standby state or into an active state, and a local data retention indication signal (DR1 to DRn) allocated to a dedicated group of memory cells. Thereby, the data retention part of the memory circuit can be adapted to the application and its state, and standby mode leakaged power is only dissipated in those memory cells for which data retentions actually required.

    摘要翻译： 本发明涉及一种存储电路和一种控制存储电路中的数据保持的方法，其中电源信号选择性地切换到由多个相应的一个共享的至少两个虚拟电源线（24）中的相应一个 的存储单元（C0,0至Cy，z）的组（30-1至30-n）。 基于用于将存储电路设置为待机状态或活动状态的全局活动控制信号（A）以及分配给专用组的本地数据保持指示信号（DR1至DRn）来控制选择性切换 的记忆细胞。 因此，存储器电路的数据保持部分可以适用于应用及其状态，并且待机模式泄漏功率仅在实际需要数据保持的那些存储单元中消散。

    Configurable multi-step linear feedback shift register
    16.
    发明授权
    Configurable multi-step linear feedback shift register 有权
    可配置的多步线性反馈移位寄存器

    公开(公告)号：US07702706B2

    公开(公告)日：2010-04-20

    申请号：US10552048

    申请日：2004-03-30

    申请人： Cornelis Hermanus Van Berkel ,  Ricky Johannes Maria Nas

    发明人： Cornelis Hermanus Van Berkel ,  Ricky Johannes Maria Nas

    IPC分类号： G06F7/58

    CPC分类号： G06F7/584 ,  G06F7/72

    摘要： The state transition of a linear feedback shift register (LFSR) controlled by a clock (310) with length N and step size W, W being at least two, is accomplished via a next-state function (320). The next-state function deploys a state transition matrix (350). The state vector (330), which represents the contents of the LFSR, is either multiplied sequentially by the state transition matrix or multiplied by the state transition matrix to the power of W (multiple state transition matrix). The method and the LFSR according to the invention are characterized in that the multiple state transition matrix is decomposed in a first matrix (360) and a second matrix (370), the first matrix comprising at most N+W+1 different expressions and the second matrix comprising at most N+W+1 different expressions. The LFSR further comprises means to multiply the state vector by the second matrix and the first matrix, and means for computing the first matrix. The invention overcomes the shortcomings of configurable multi-step linear feedback shift registers because the amount of time needed to generate the output can be reduced significantly.

    摘要翻译： 通过下一状态功能（320）实现由具有长度N和步长W，W至少为2的时钟（310）控制的线性反馈移位寄存器（LFSR）的状态转换。 下一状态函数部署状态转换矩阵（350）。 代表LFSR的内容的状态向量（330）被状态转移矩阵顺序相乘或乘以状态转移矩阵到W的幂（多状态转移矩阵）。 根据本发明的方法和LFSR的特征在于，多状态转移矩阵在第一矩阵（360）和第二矩阵（370）中被分解，第一矩阵包括至多N + W + 1个不同表达式，并且 第二矩阵包括至多N + W + 1个不同表达式。 LFSR还包括将状态向量乘以第二矩阵和第一矩阵的装置，以及用于计算第一矩阵的装置。 本发明克服了可配置的多级线性反馈移位寄存器的缺点，因为可以显着地减少产生输出所需的时间量。

    Tv-Pc Architecture
    17.
    发明申请
    Tv-Pc Architecture 审中-公开
    电视机架构

    公开(公告)号：US20080263184A1

    公开(公告)日：2008-10-23

    申请号：US12095009

    申请日：2006-11-21

    申请人： Gerard De Haan ,  Cornelis Hermanus Van Berkel

    发明人： Gerard De Haan ,  Cornelis Hermanus Van Berkel

    IPC分类号： G06F15/177 ,  G06F9/445

    CPC分类号： G06F3/1438 ,  G06F3/14 ,  H04N21/414

    摘要： An apparatus includes at least a first hardware part (AP1) and a second hardware part (AP2). Each of the first and second part include a respective processing element (CPU-1, CPU-2) and a respective signal connection to a respective memory element (MEM-1, MEM-2) for providing program code to the processing element of the respective part. The apparatus further includes a third hardware part (AP3) including at least one peripheral element acting as a source and/or destination of data. A fourth hardware part of the apparatus includes an I/O network (AP-4) for enabling communication between elements of the first and third part under control of first configuration data and for enabling communication between elements of the second and third part under control of distinct second configuration data.

    摘要翻译： 装置至少包括第一硬件部分（AP 1）和第二硬件部分（AP 2）。 第一和第二部分中的每一个包括相应的处理元件（CPU-1，CPU-2）和到相应的存储元件（MEM-1，MEM-2）的相应信号连接，用于向程序代码提供程序代码 各自的部分。 该装置还包括第三硬件部分（AP 3），其包括用作数据源和/或目的地的至少一个外围元件。 该装置的第四硬件部分包括一个I / O网络（AP-4），用于在第一和第三部分的元件之间进行通信，在第一配置数据的控制下，以及在第二和第三部分的元件之间进行通信， 明确的第二个配置数据。