公开(公告)号：US08522096B2

公开(公告)日：2013-08-27

申请号：US13222130

申请日：2011-08-31

申请人： Laung-Terng Wang ,  Nur A. Touba ,  Michael S. Hsiao ,  Zhigang Jiang ,  Shianling Wu

发明人： Laung-Terng Wang ,  Nur A. Touba ,  Michael S. Hsiao ,  Zhigang Jiang ,  Shianling Wu

IPC分类号： G01R31/28

CPC分类号： G01R31/318558 ,  G01R31/318572

摘要： A method and apparatus for testing a scan-based 3D integrated circuit (3DIC) using time-division demultiplexing/multiplexing allowing for high-data-rate scan patterns applied at input/output pads converting into low-data-rate scan patterns applied to each embeddded module in the 3DIC. A set of 3D design guidelines is proposed to reduce the number of test times and the number of through-silicon vias (TSVs) required for both pre-bond testing and post-bond testing. The technique allows reuse of scan patterns developed for pre-bond testing of each die (layer) for post-bond testing of the whole 3DIC. It further reduces test application time without concerns for I/O pad count limit and risks for fault coverage loss.

摘要翻译： 一种使用时分解复用/复用来测试基于扫描的3D集成电路（3DIC）的方法和装置，其允许在输入/输出焊盘处施加的高数据速率扫描图案转换为应用于每个的低数据速率扫描模式 嵌入模块在3DIC。 提出了一套3D设计指南，以减少测试次数和预键测试和后绑定测试所需的硅通孔数（TSV）。 该技术允许重新开发用于每个管芯（层）的前绑定测试的扫描模式，用于整个3DIC的后绑定测试。 它进一步减少测试应用时间，而不用担心I / O焊盘计数限制和故障覆盖损失的风险。

公开(公告)号：US20120173940A1

公开(公告)日：2012-07-05

申请号：US13416529

申请日：2012-03-09

申请人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

发明人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318544 ,  G01R31/31816 ,  G06F17/505 ,  G06F2217/14

摘要： A method for performing robust scan synthesis for soft-error protection on a design for generating a robust scan design in a system is modeled selectively at a register-transfer level (RTL) or a gate level; the design includes at least a sequential element or a scan cell for mapping to a robust scan cell of a select robust scan cell type. The method comprises performing a scan replacement and a scan stitching on the design database based on a given control information file for synthesizing the robust scan cell on the design database; and generating the synthesized robust scan design at a pre-determined RTL or a pre-determined gate level.

摘要翻译： 用于在用于在系统中生成鲁棒扫描设计的设计上进行软错误保护的鲁棒扫描合成的方法在寄存器传送级（RTL）或门级选择性地建模; 该设计至少包括用于映射到选择鲁棒扫描单元类型的鲁棒扫描单元的顺序元件或扫描单元。 该方法包括基于用于在设计数据库上合成鲁棒扫描单元的给定控制信息文件在设计数据库上执行扫描替换和扫描缝合; 并以预定的RTL或预定的门级产生合成的鲁棒扫描设计。

公开(公告)号：US08161441B2

公开(公告)日：2012-04-17

申请号：US12508977

申请日：2009-07-24

申请人： Laung-Terng Wang ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

发明人： Laung-Terng Wang ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

IPC分类号： G06F17/50

CPC分类号： G01R31/318544 ,  G01R31/31816 ,  G06F17/505 ,  G06F2217/14

摘要： A method for performing robust scan synthesis for soft-error protection on a design for generating a robust scan design in a system. The system is modeled selectively at a register-transfer level (RTL) or a gate level; the design includes at least a sequential element or a scan cell for mapping to a robust scan cell of a select robust scan cell type. The method comprises performing a scan replacement and a scan stitching on the design database based on a given control information file for synthesizing the robust scan cell on the design database; and generating the synthesized robust scan design at a pre-determined RTL or a pre-determined gate level.

摘要翻译： 一种用于在用于在系统中生成鲁棒扫描设计的设计上执行用于软错误保护的鲁棒扫描合成的方法。 系统在寄存器传输级（RTL）或门级有选择地建模; 该设计至少包括用于映射到选择鲁棒扫描单元类型的鲁棒扫描单元的顺序元件或扫描单元。 该方法包括基于用于在设计数据库上合成鲁棒扫描单元的给定控制信息文件在设计数据库上执行扫描替换和扫描缝合; 并以预定的RTL或预定的门级产生合成的鲁棒扫描设计。

公开(公告)号：US20110022908A1

公开(公告)日：2011-01-27

申请号：US12508977

申请日：2009-07-24

申请人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

发明人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang ,  Shianling Wu ,  Ravi Apte

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318544 ,  G01R31/31816 ,  G06F17/505 ,  G06F2217/14

摘要： A method for performing robust scan synthesis for soft-error protection on a design for generating a robust scan design in a system. The system is modeled selectively at a register-transfer level (RTL) or a gate level; the design includes at least a sequential element or a scan cell for mapping to a robust scan cell of a select robust scan cell type. The method comprises performing a scan replacement and a scan stitching on the design database based on a given control information file for synthesizing the robust scan cell on the design database; and generating the synthesized robust scan design at a pre-determined RTL or a pre-determined gate level.

摘要翻译： 一种用于在用于在系统中生成鲁棒扫描设计的设计上执行用于软错误保护的鲁棒扫描合成的方法。 系统在寄存器传输级（RTL）或门级有选择地建模; 该设计至少包括用于映射到选择鲁棒扫描单元类型的鲁棒扫描单元的顺序元件或扫描单元。 该方法包括基于用于在设计数据库上合成鲁棒扫描单元的给定控制信息文件在设计数据库上执行扫描替换和扫描缝合; 并以预定的RTL或预定的门级产生合成的鲁棒扫描设计。

公开(公告)号：US20110022907A1

公开(公告)日：2011-01-27

申请号：US12689791

申请日：2010-01-19

申请人： Zhigang Jiang ,  Shianling Wu ,  Samy Makar ,  Laung-Terng Wang

发明人： Zhigang Jiang ,  Shianling Wu ,  Samy Makar ,  Laung-Terng Wang

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318519

摘要： A method for automatically generating test patterns using a close-to-minimum number of configurations for a Field Programmable Gate Array (FPGA) to reduce test data volume and test application time. The FPGA can be a standalone programmable device or a circuit embedded in an Application Specific Integrated Circuit (ASIC).

摘要翻译： 一种用于使用现场可编程门阵列（FPGA）的接近最小数量的配置来自动生成测试模式的方法，以减少测试数据量并测试应用时间。 FPGA可以是独立的可编程器件或嵌入在专用集成电路（ASIC）中的电路。

公开(公告)号：US20110022909A1

公开(公告)日：2011-01-27

申请号：US12509019

申请日：2009-07-24

申请人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang

发明人： Laung-Terng WANG ,  Nur A. Touba ,  Zhigang Jiang

IPC分类号： G01R31/3177 ,  G06F11/07 ,  G06F11/25

CPC分类号： G01R31/31816 ,  G01R31/318544 ,  G06F17/505 ,  G06F2217/14

摘要： An apparatus and method for soft-error resilience or correction with the ability to perform a manufacturing test operation, a slow-speed snapshot operation, a slow-speed signature analysis operation, an at-speed signature analysis operation, a defect tolerance operation, or any combination of the above operations. In one embodiment, an apparatus includes a system circuit, a shadow circuit, and an output joining circuit for soft-error resilience. The output joining circuit coupled to the output terminals of the system circuit and the shadow circuit includes at least an S-element for defect tolerance. In another embodiment, an apparatus includes a system circuit, a shadow circuit, a debug circuit, and an output joining circuit for soft-error correction. The output joining circuit coupled to the output terminals of the system circuit, the shadow circuit, and the debug circuit includes at least a V-element for defect tolerance.

摘要翻译： 用于进行制造测试操作，慢速快照操作，慢速签名分析操作，速度特征分析操作，缺陷容差操作或缺陷容错操作的能力的软错误恢复或校正的装置和方法 以上操作的任意组合。 在一个实施例中，一种装置包括用于软错误弹性的系统电路，阴影电路和输出接合电路。 耦合到系统电路和阴影电路的输出端子的输出接合电路至少包括用于缺陷容限的S元件。 在另一个实施例中，一种装置包括系统电路，阴影电路，调试电路和用于软错误校正的输出连接电路。 耦合到系统电路，阴影电路和调试电路的输出端子的输出接合电路至少包括用于缺陷容差的V元件。

公开(公告)号：US08402328B2

公开(公告)日：2013-03-19

申请号：US12509019

申请日：2009-07-24

申请人： Laung-Terng Wang ,  Nur A. Touba ,  Zhigang Jiang

发明人： Laung-Terng Wang ,  Nur A. Touba ,  Zhigang Jiang

IPC分类号： G01R31/28

CPC分类号： G01R31/31816 ,  G01R31/318544 ,  G06F17/505 ,  G06F2217/14

摘要： An apparatus and method for soft-error resilience or correction with the ability to perform a manufacturing test operation, a slow-speed snapshot operation, a slow-speed signature analysis operation, an at-speed signature analysis operation, a defect tolerance operation, or any combination of the above operations. In one embodiment, an apparatus includes a system circuit, a shadow circuit, and an output joining circuit for soft-error resilience. The output joining circuit coupled to the output terminals of the system circuit and the shadow circuit includes at least an S-element for defect tolerance. In another embodiment, an apparatus includes a system circuit, a shadow circuit, a debug circuit, and an output joining circuit for soft-error correction. The output joining circuit coupled to the output terminals of the system circuit, the shadow circuit, and the debug circuit includes at least a V-element for defect tolerance.

摘要翻译： 用于进行制造测试操作，慢速快照操作，慢速签名分析操作，速度特征分析操作，缺陷容差操作或缺陷容错操作的能力的软错误恢复或校正的装置和方法 以上操作的任意组合。 在一个实施例中，一种装置包括用于软错误弹性的系统电路，阴影电路和输出接合电路。 耦合到系统电路和阴影电路的输出端子的输出接合电路至少包括用于缺陷容限的S元件。 在另一个实施例中，一种装置包括系统电路，阴影电路，调试电路和用于软错误校正的输出连接电路。 耦合到系统电路，阴影电路和调试电路的输出端子的输出接合电路至少包括用于缺陷容差的V元件。

公开(公告)号：US07779322B1

公开(公告)日：2010-08-17

申请号：US11898070

申请日：2007-09-07

申请人： Zhigang Wang ,  Laung-Terng (L.-T.) Wang ,  Shianling Wu ,  Xiaoqing Wen ,  Boryau (Jack) Sheu ,  Zhigang Jiang

发明人： Zhigang Wang ,  Laung-Terng (L.-T.) Wang ,  Shianling Wu ,  Xiaoqing Wen ,  Boryau (Jack) Sheu ,  Zhigang Jiang

IPC分类号： G01R31/28

CPC分类号： G01R31/318547

摘要： A method and apparatus for compacting test responses containing unknown values in a scan-based integrated circuit. The proposed X-driven compactor comprises a chain-switching matrix block and a space compaction logic block. The chain-switching matrix block switches the internal scan chain outputs before feeding them to the space compaction logic block for compaction so as to minimize X-induced masking and error masking. The X-driven compactor further selectively includes a finite-memory compaction logic block to further compact the outputs of the space compaction logic block.

摘要翻译： 一种在基于扫描的集成电路中压缩包含未知值的测试响应的方法和装置。 所提出的X驱动压实机包括链切换矩阵块和空间压缩逻辑块。 链路切换矩阵块在将它们馈送到空间压缩逻辑块以进行压缩之前切换内部扫描链输出，以最小化X诱导的掩蔽和错误掩蔽。 X驱动压实机还选择性地包括有限存储器压缩逻辑块，以进一步压缩空间压缩逻辑块的输出。

公开(公告)号：US20060242502A1

公开(公告)日：2006-10-26

申请号：US11348519

申请日：2006-02-07

申请人： Laung-Terng (L.-T.) Wang ,  Boryau (Jack) Sheu ,  Zhigang Jiang ,  Zhigang Wang ,  Shianling Wu

发明人： Laung-Terng (L.-T.) Wang ,  Boryau (Jack) Sheu ,  Zhigang Jiang ,  Zhigang Wang ,  Shianling Wu

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G01R31/318533 ,  G01R31/318591 ,  G01R31/31926

摘要： A broadcaster, system, and method for reducing test data volume and test application time in an ATE (automatic test equipment) in a scan-based integrated circuit. The scan-based integrated circuit contains multiple scan chains, each scan chain comprising multiple scan cells coupled in series. The broadcaster is a combinational logic network coupled to an optional virtual scan controller and an optional scan connector. The virtual scan controller controls the operation of the broadcaster. The system transmits virtual scan patterns stored in the ATE and generates broadcast scan patterns through the broadcaster for testing manufacturing faults in the scan-based integrated circuit. The number of scan chains that can be supported by the ATE is significantly increased. Methods are further proposed to reorder scan cells in selected scan chains, to generate the broadcast scan patterns and virtual scan patterns, and to synthesize the broadcaster and a compactor in the scan-based integrated circuit. The scan architecture used can also be random access scan based, where the integrated circuit comprises an array of random access scan (RAS) cells that are randomly and uniquely addressable. In random access scan, test patterns can be applied by selectively updating RAS cells and test responses can be observed through a direct read-out process. Eliminating the shifting process inherent in serial scan, random access scan produces much lower test power dissipation than serial scan.

摘要翻译： 用于在基于扫描的集成电路中的ATE（自动测试设备）中降低测试数据量和测试应用时间的广播，系统和方法。 基于扫描的集成电路包含多个扫描链，每个扫描链包括串联耦合的多个扫描单元。 广播公司是组合逻辑网络，耦合到可选的虚拟扫描控制器和可选的扫描连接器。 虚拟扫描控制器控制广播机构的操作。 系统发送存储在ATE中的虚拟扫描模式，并通过广播机构生成广播扫描模式，以测试基于扫描的集成电路中的制造故障。 ATE可以支持的扫描链数显着增加。 进一步提出了方法来重新排列所选择的扫描链中的扫描单元，以产生广播扫描图案和虚拟扫描图案，并且在基于扫描的集成电路中合成广播器和压缩器。 所使用的扫描结构也可以是基于随机存取扫描的集成电路，其中集成电路包括随机访问扫描（RAS）阵列，其随机且唯一可寻址。 在随机存取扫描中，可以通过选择性地更新RAS细胞来应用测试模式，并且可以通过直接读出过程来观察测试响应。 消除串行扫描固有的移位过程，随机访问扫描产生比串行扫描低得多的测试功耗。

公开(公告)号：US07945833B1

公开(公告)日：2011-05-17

申请号：US11889710

申请日：2007-08-15

申请人： Laung-Terng (L.-T.) Wang ,  Nur A. Touba ,  Boryau (Jack) Sheu ,  Shianling Wu ,  Zhigang Jiang

发明人： Laung-Terng (L.-T.) Wang ,  Nur A. Touba ,  Boryau (Jack) Sheu ,  Shianling Wu ,  Zhigang Jiang

IPC分类号： G01R31/3177 ,  G01R31/40

CPC分类号： G01R31/318547

摘要： A pipelined scan compression method and apparatus for reducing test data volume and test application time in a scan-based integrated circuit without reducing the speed of the scan chain operation in scan-test mode or self-test mode. The scan-based integrated circuit contains one or more scan chains, each scan chain comprising one or more scan cells coupled in series. The method and apparatus includes a decompressor comprising one or more shift registers, a combinational logic network, and an optional scan connector. The decompressor decompresses a compressed scan pattern on its compressed scan inputs and drives the generated decompressed scan pattern at the output of the decompressor to the scan data inputs of the scan-based integrated circuit. Any input constraints imposed by said combinational logic network are incorporated into an automatic test pattern generation (ATPG) program for generating the compressed scan pattern for one or more selected faults in one-step.

摘要翻译： 一种用于在基于扫描的集成电路中减少测试数据量和测试应用时间的流水线扫描压缩方法和装置，而不降低扫描测试模式或自检模式下扫描链操作的速度。 基于扫描的集成电路包含一个或多个扫描链，每个扫描链包括串联耦合的一个或多个扫描单元。 该方法和装置包括一个解压缩器，它包括一个或多个移位寄存器，组合逻辑网络和可选的扫描连接器。 解压缩器在其压缩的扫描输入端解压缩压缩的扫描图案，并将解压缩器的输出端上产生的解压缩扫描图案驱动到基于扫描的集成电路的扫描数据输入端。 由所述组合逻辑网络施加的任何输入约束被并入自动测试模式生成（ATPG）程序中，用于一步地生成针对一个或多个选定故障的压缩扫描模式。