公开(公告)号：US07356747B2

公开(公告)日：2008-04-08

申请号：US11194543

申请日：2005-08-02

申请人： Michael S. Hsiao ,  Kameshwar Chandrasekar

发明人： Michael S. Hsiao ,  Kameshwar Chandrasekar

IPC分类号： G01R31/28

CPC分类号： G01R31/318371 ,  G01R31/318307

摘要： An all solutions automatic test pattern generation (ATPG) engine method uses a decision selection heuristic that makes use of the “connectivity of gates” in the circuit in order to obtain a compact solution-set. The “symmetry in search-states” is analyzed using a “Success-Driven Learning” technique which is extended to prune conflict sub-spaces. A metric is used to determine the use of learnt information a priori, which information is stored and used efficiently during “success driven learning”.

摘要翻译： 所有解决方案自动测试模式生成（ATPG）引擎方法使用决策选择启发式，利用电路中的“连通性”，以获得紧凑的解决方案。 使用“成功驱动学习”技术分析“搜索状态中的对称性”，该技术被扩展到修剪冲突子空间。 一个度量用于先验地确定学习信息的使用，哪些信息在“成功驱动学习”期间被有效地存储和使用。

公开(公告)号：US06735744B2

公开(公告)日：2004-05-11

申请号：US10013496

申请日：2001-12-13

申请人： Anand Raghunathan ,  Ganesh Lakshminarayana ,  Nachiketh Potlapally ,  Michael S. Hsiao ,  Srimat T. Chakradhar

发明人： Anand Raghunathan ,  Ganesh Lakshminarayana ,  Nachiketh Potlapally ,  Michael S. Hsiao ,  Srimat T. Chakradhar

IPC分类号： G06F1750

CPC分类号： G06F17/5022

摘要： A method of creating models for power estimation of a circuit comprising generating an input space for the circuit. The input space is separated into multiple power modes corresponding to regions that display similar power behavior. Separate power models are generated for each of said multiple power modes. A power mode identification function is created that selects an appropriate power model from the separate power models based on the present and past values of the circuit inputs.

摘要翻译： 一种创建用于电路的功率估计的模型的方法，包括产生用于所述电路的输入空间。 输入空间分为多个功率模式，对应于显示类似功率行为的区域。 对于所述多个功率模式中的每一个产生分离的功率模型。 创建功率模式识别功能，其基于电路输入的当前和过去值，从单独的功率模型中选择适当的功率模型。

公开(公告)号：US5983381A

公开(公告)日：1999-11-09

申请号：US1542

申请日：1997-12-31

申请人： Srimat Chakradhar ,  Michael S. Hsiao

发明人： Srimat Chakradhar ,  Michael S. Hsiao

IPC分类号： G01R31/3183 ,  G06F11/22 ,  G06F17/50 ,  G01R31/28

CPC分类号： G01R31/318335 ,  G01R31/318307 ,  G01R31/31835 ,  G01R31/318392

摘要： Methods of compacting sequential circuit test vector set by partitioning of faults into hard and easy faults, re-ordering vectors in a test set by moving sequences that detect hard faults to the beginning of the test set, and a combination of partitioning and re-ordering.

摘要翻译： 通过将故障分割成难易故障来压缩顺序电路测试矢量的方法，通过将检测硬故障的序列移动到测试集的开始，将测试集中的重新排序向量重新排序，以及分区和重新排序的组合 。

公开(公告)号：US20120110402A1

公开(公告)日：2012-05-03

申请号：US13222130

申请日：2011-08-31

申请人： Laung-Terng Wang ,  Nur Touba ,  Michael S. Hsiao ,  Shianling Wu ,  Zhigang Jiang

发明人： Laung-Terng Wang ,  Nur Touba ,  Michael S. Hsiao ,  Shianling Wu ,  Zhigang Jiang

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/318558 ,  G01R31/318572

摘要： A method and apparatus for testing a scan-based 3D integrated circuit (3DIC) using time-division demultiplexing/multiplexing allowing for high-data-rate scan patterns applied at input/output pads converting into low-data-rate scan patterns applied to each embeddded module in the 3DIC. A set of 3D design guidelines is proposed to reduce the number of test times and the number of through-silicon vias (TSVs) required for both pre-bond testing and post-bond testing. The technique allows reuse of scan patterns developed for pre-bond testing of each die (layer) for post-bond testing of the whole 3DIC. It further reduces test application time without concerns for I/O pad count limit and risks for fault coverage loss.

摘要翻译： 一种使用时分解复用/复用来测试基于扫描的3D集成电路（3DIC）的方法和装置，其允许在输入/输出焊盘处施加的高数据速率扫描图案转换为应用于每个的低数据速率扫描模式 嵌入模块在3DIC。 提出了一套3D设计指南，以减少测试次数和预键测试和后绑定测试所需的硅通孔数（TSV）。 该技术允许重新开发用于每个管芯（层）的前绑定测试的扫描模式，用于整个3DIC的后绑定测试。 它进一步减少测试应用时间，而不用担心I / O焊盘计数限制和故障覆盖损失的风险。

公开(公告)号：US20100138709A1

公开(公告)日：2010-06-03

申请号：US12554437

申请日：2009-09-04

申请人： Laung-Terng WANG ,  Michael S. Hsiao ,  Hao-Jan Chao ,  Zhigang Jiang ,  Shianling Wu ,  Jianping Yan

发明人： Laung-Terng WANG ,  Michael S. Hsiao ,  Hao-Jan Chao ,  Zhigang Jiang ,  Shianling Wu ,  Jianping Yan

IPC分类号： G01R31/3177 ,  G06F11/27

CPC分类号： G01R31/318552

摘要： A hybrid clocking scheme for simultaneously detecting a b-cycle path-delay fault in a b-cycle (false) path and a c-cycle path-delay fault in a c-cycle (false) path using at least n+1 at-speed clock pulses during a capture operation in a clock domain in a scan design or a scan-based BIST design, where 1

摘要翻译： 一种用于同时检测b周期（假）路径中的b周期路径延迟故障和c周期（假）路径中的c周期路径延迟故障的混合时钟方案，其使用至少n + 1 at- 在扫描设计或基于扫描的BIST设计中的时钟域中的捕获操作期间，速度时钟脉冲，其中1 <= b <= c <= n。 扫描设计或BIST设计包括多个扫描链，每个扫描链包括串联耦合的多个扫描单元。 该设计包括一个或多个时钟域，每个时钟域以其预期的工作频率或速度运行。 混合时钟方案包括至少一个速率移位时钟脉冲或一个在速捕获时钟脉冲，紧接着在捕获操作期间至少两个速度捕捉时钟脉冲，以同时检测b周期路径延迟故障，以及 时钟域内的c循环路径延迟故障。

公开(公告)号：US07076712B2

公开(公告)日：2006-07-11

申请号：US10444483

申请日：2003-05-22

申请人： Mukul R. Prasad ,  Michael S. Hsiao ,  Jawahar Jain

发明人： Mukul R. Prasad ,  Michael S. Hsiao ,  Jawahar Jain

IPC分类号： G06F11/00

CPC分类号： G01R31/31835 ,  G01R31/318502

摘要： Generating a test sequence includes receiving a circuit representation describing a circuit, and a fault associated with the circuit representation. A miter circuit model associated with a good circuit model and a faulty circuit model is established according to the circuit representation. A satisfiability problem corresponding to the fault as associated with the miter circuit model is also established. Whether the satisfiability problem is satisfiable is determined. If the satisfiability problem is satisfiable, a test sequence is generated for the fault as associated with the miter circuit model.

摘要翻译： 生成测试序列包括接收描述电路的电路表示以及与电路表示相关联的故障。 根据电路表示建立了与良好电路模型和故障电路模型相关的斜角电路模型。 还建立了与斜角电路模型相关的故障对应的可满足性问题。 确定可满足性问题是否可满足。 如果可满足性问题是可满足的，则与故障电路模型相关的故障生成测试序列。

公开(公告)号：US08522096B2

公开(公告)日：2013-08-27

申请号：US13222130

申请日：2011-08-31

申请人： Laung-Terng Wang ,  Nur A. Touba ,  Michael S. Hsiao ,  Zhigang Jiang ,  Shianling Wu

发明人： Laung-Terng Wang ,  Nur A. Touba ,  Michael S. Hsiao ,  Zhigang Jiang ,  Shianling Wu

IPC分类号： G01R31/28

CPC分类号： G01R31/318558 ,  G01R31/318572

摘要： A method and apparatus for testing a scan-based 3D integrated circuit (3DIC) using time-division demultiplexing/multiplexing allowing for high-data-rate scan patterns applied at input/output pads converting into low-data-rate scan patterns applied to each embeddded module in the 3DIC. A set of 3D design guidelines is proposed to reduce the number of test times and the number of through-silicon vias (TSVs) required for both pre-bond testing and post-bond testing. The technique allows reuse of scan patterns developed for pre-bond testing of each die (layer) for post-bond testing of the whole 3DIC. It further reduces test application time without concerns for I/O pad count limit and risks for fault coverage loss.

摘要翻译： 一种使用时分解复用/复用来测试基于扫描的3D集成电路（3DIC）的方法和装置，其允许在输入/输出焊盘处施加的高数据速率扫描图案转换为应用于每个的低数据速率扫描模式 嵌入模块在3DIC。 提出了一套3D设计指南，以减少测试次数和预键测试和后绑定测试所需的硅通孔数（TSV）。 该技术允许重新开发用于每个管芯（层）的前绑定测试的扫描模式，用于整个3DIC的后绑定测试。 它进一步减少测试应用时间，而不用担心I / O焊盘计数限制和故障覆盖损失的风险。

公开(公告)号：US6145106A

公开(公告)日：2000-11-07

申请号：US1543

申请日：1997-12-31

申请人： Srimat Chakradhar ,  Michael S. Hsiao

发明人： Srimat Chakradhar ,  Michael S. Hsiao

IPC分类号： G01R31/317 ,  G01R31/28 ,  G01R31/3183 ,  G06F11/22

CPC分类号： G01R31/318335 ,  G01R31/318371

摘要： A method for fast static compaction in sequential circuits with finite output states by removing subsequences of test vectors from a vector test set. The method has the following steps: (1) relaxing the output states of the sequential circuits; (2) identifying a candidate subsequence of test vectors from the vector test set for removal; (3) temporarily removing the candidate subsequence of test vectors from the vector test set; (4) performing fault simulation on remaining test vectors from the vector test set; (5) examining fault simulation results against a set of removal criteria; (6) permanently removing the temporarily removed candidate subsequence if said set of removal criteria are met; (7) replacing the temporarily removed candidate subsequence if said set of removal criteria are not met; and (8) repeating steps (1) through (7) until all candidate subsequences of test vectors have been identified.

摘要翻译： 一种用于通过从矢量测试集中去除测试矢量的子序列，在具有有限输出状态的连续电路中快速静态压缩的方法。 该方法具有以下步骤：（1）放宽顺序电路的输出状态; （2）从用于去除的载体测试集中鉴定测试向量的候选子序列; （3）从矢量测试集中临时移除测试向量的候选子序列; （4）对来自向量测试集的剩余测试向量执行故障模拟; （5）根据一组移除标准检查故障模拟结果; （6）如果满足所述一组移除标准，则永久地移除临时移除的候选子序列; （7）如果不满足所述删除标准的集合，则替换暂时移除的候选子序列; （8）重复步骤（1）至（7），直到所有候选子序列已被鉴定。