公开(公告)号：US20090210839A1

公开(公告)日：2009-08-20

申请号：US12031106

申请日：2008-02-14

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Gregory M. Schaeffer ,  Chandramouli Visweswariah

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Gregory M. Schaeffer ,  Chandramouli Visweswariah

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F2217/84

摘要： A method of timing closure for integrated circuit designs uses multiple timing runs which distribute the frequency of identified fails per timing corner (between starting timing corners and remaining timing corners) to maximize efficiency in timing analysis. More specifically, the method closes timing for a chosen set of starting timing corners, verifies the remaining timing corners are orthogonal to the starting timing corners, closes timing for the remaining timing corners using multi-corner analysis, and verifies that all timing corners have positive slack margin.

摘要翻译： 用于集成电路设计的定时闭合方法使用多个定时运行，其分配每个定时角点（在起始时间角和剩余时间角之间）识别的故障的频率，以最大化定时分析的效率。 更具体地，该方法关闭所选择的一组起始定时角的定时，验证剩余的定时角与起始正时角正交，关闭使用多角分析的剩余定时角的定时，并且验证所有定时角均为正 松弛边缘

公开(公告)号：US07886246B2

公开(公告)日：2011-02-08

申请号：US12103845

申请日：2008-04-16

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5031

摘要： Methods for identifying failing timing requirements in a digital design. The method includes identifying at least one timing test in the digital design that has a passing slack in a base process corner and a failing slack in a different process corner. The method further includes computing a sensitivity of the failing slack to each of a plurality of variables and comparing each sensitivity to a respective sensitivity threshold. If the sensitivity of at least one of the variables is greater than the respective sensitivity threshold, then the at least one timing test is considered to fail.

摘要翻译： 识别数字设计中的故障定时要求的方法。 该方法包括识别数字设计中的至少一个定时测试，其在基本过程角落中具有通过松弛，并且在不同的过程角落中发生故障的松弛。 该方法还包括计算对于多个变量中的每一个的故障松弛的灵敏度，并将每个灵敏度与相应的灵敏度阈值进行比较。 如果至少一个变量的灵敏度大于相应的灵敏度阈值，则认为至少一个定时测试失败。

公开(公告)号：US20090235217A1

公开(公告)日：2009-09-17

申请号：US12045915

申请日：2008-03-11

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F2217/12 ,  G06F2217/84 ,  Y02P90/265

摘要： A method of evaluating an integrated circuit design selects manufacturing parameters of interest which are outside of manufacturing specification limits. Then, the method runs timing tests on the integrated circuit design and successively evaluates the timing test results in an iterative process that considers the timing performance sensitivity to the selected manufacturing parameters of interest. The design is made more robust to each parameter out of manufacturing range.

摘要翻译： 评估集成电路设计的方法选择超出制造规范限制的感兴趣的制造参数。 然后，该方法对集成电路设计运行定时测试，并且在迭代过程中连续评估定时测试结果，该迭代过程考虑到所选制造参数的时序性能敏感度。 该设计使制造范围内的每个参数变得更加健壮。

公开(公告)号：US20080209373A1

公开(公告)日：2008-08-28

申请号：US11679251

申请日：2007-02-27

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： Methods, systems and computer program products for analyzing a timing design of an integrated circuit are disclosed. According to an embodiment, a method for analyzing a timing design of an integrated circuit comprises: providing an initial static timing analysis of the integrated circuit; selecting a static timing test with respect to a static timing test point based on the initial static timing analysis; selecting a timing path leading to the static timing test point for the static timing test; determining an integrated slack path variability for the timing path based on a joint probability distribution of at least one statistically independent parameter; and analyzing the timing design based on the integrated slack path variability.

摘要翻译： 公开了用于分析集成电路的定时设计的方法，系统和计算机程序产品。 根据实施例，用于分析集成电路的定时设计的方法包括：提供集成电路的初始静态时序分析; 基于初始静态时序分析，选择静态定时测试点的静态定时测试; 选择通过静态定时测试的静态定时测试点的定时路径; 基于至少一个统计学独立参数的联合概率分布来确定所述定时路径的综合松弛路径可变性; 并基于综合的松弛路径变异性分析时序设计。

公开(公告)号：US20090265674A1

公开(公告)日：2009-10-22

申请号：US12103845

申请日：2008-04-16

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： Methods for identifying failing timing requirements in a digital design. The method includes identifying at least one timing test in the digital design that has a passing slack in a base process corner and a failing slack in a different process corner. The method further includes computing a sensitivity of the failing slack to each of a plurality of variables and comparing each sensitivity to a respective sensitivity threshold. If the sensitivity of at least one of the variables is greater than the respective sensitivity threshold, then the at least one timing test is considered to fail.

摘要翻译： 识别数字设计中的故障定时要求的方法。 该方法包括识别数字设计中的至少一个定时测试，其在基本过程角落中具有通过松弛，并且在不同的过程角落中发生故障的松弛。 该方法还包括计算对于多个变量中的每一个的故障松弛的灵敏度，并将每个灵敏度与相应的灵敏度阈值进行比较。 如果至少一个变量的灵敏度大于相应的灵敏度阈值，则认为至少一个定时测试失败。

公开(公告)号：US07555740B2

公开(公告)日：2009-06-30

申请号：US11679251

申请日：2007-02-27

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： Methods, systems and computer program products for analyzing a timing design of an integrated circuit are disclosed. According to an embodiment, a method for analyzing a timing design of an integrated circuit comprises: providing an initial static timing analysis of the integrated circuit; selecting a static timing test with respect to a static timing test point based on the initial static timing analysis; selecting a timing path leading to the static timing test point for the static timing test; determining an integrated slack path variability for the timing path based on a joint probability distribution of at least one statistically independent parameter; and analyzing the timing design based on the integrated slack path variability.

摘要翻译： 公开了用于分析集成电路的时序设计的方法，系统和计算机程序产品。 根据实施例，用于分析集成电路的定时设计的方法包括：提供集成电路的初始静态时序分析; 基于初始静态时序分析，选择静态定时测试点的静态定时测试; 选择通过静态定时测试的静态定时测试点的定时路径; 基于至少一个统计学独立参数的联合概率分布来确定所述定时路径的综合松弛路径可变性; 并基于综合的松弛路径变异性分析时序设计。

公开(公告)号：US20080209375A1

公开(公告)日：2008-08-28

申请号：US11679834

申请日：2007-02-27

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and system for decreasing processing time in multi-corner static timing analysis. In one embodiment, slack cutoff values are assigned across a parameter process space. For example, a slack cutoff value is assigned to each parameter in a process space by determining an estimated maximum slack change between a starting corner and any other corner in a corresponding process sub-space. In another embodiment, parameters are ordered in a parameter order by decreasing magnitude of impact on variability of timing.

摘要翻译： 一种用于减少多角静态时序分析中处理时间的方法和系统。 在一个实施例中，在参数处理空间上分配松弛截止值。 例如，通过确定起始角和对应的处理子空间中的任何其他角之间的估计的最大松弛变化，将一个松弛截止值分配给处理空间中的每个参数。 在另一个实施例中，通过减小对定时可变性的影响的大小，以参数顺序排列参数。

公开(公告)号：US20080209374A1

公开(公告)日：2008-08-28

申请号：US11679831

申请日：2007-02-27

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and system for decreasing processing time in multi-corner static timing analysis. In one embodiment, parameters are ordered in a parameter order by decreasing magnitude of impact on variability of timing. In one example, a decreasing parameter order is utilized to order slack cutoff values that are assigned across a parameter process space. In another example, a decreasing parameter order is utilized to perform a multi-corner timing analysis on one or more dependent parameters in an independent fashion.

摘要翻译： 一种用于减少多角静态时序分析中处理时间的方法和系统。 在一个实施例中，通过减小对定时可变性的影响的大小，以参数顺序排列参数。 在一个示例中，使用递减参数顺序来排序跨越参数处理空间分配的松弛截止值。 在另一示例中，使用递减参数顺序来以独立方式对一个或多个依赖参数执行多角定时分析。

公开(公告)号：US07844932B2

公开(公告)日：2010-11-30

申请号：US12045915

申请日：2008-03-11

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Chandramouli Visweswariah

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5031 ,  G06F2217/12 ,  G06F2217/84 ,  Y02P90/265

摘要： A method of evaluating an integrated circuit design selects manufacturing parameters of interest which are outside of manufacturing specification limits. Then, the method runs timing tests on the integrated circuit design and successively evaluates the timing test results in an iterative process that considers the timing performance sensitivity to the selected manufacturing parameters of interest. The design is made more robust to each parameter out of manufacturing range.

摘要翻译： 评估集成电路设计的方法选择超出制造规范限制的感兴趣的制造参数。 然后，该方法对集成电路设计运行定时测试，并且在迭代过程中连续评估定时测试结果，该迭代过程考虑到所选制造参数的时序性能敏感度。 该设计使制造范围内的每个参数变得更加健壮。

公开(公告)号：US07797657B2

公开(公告)日：2010-09-14

申请号：US11679831

申请日：2007-02-27

申请人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

发明人： Nathan C. Buck ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Kerim Kalafala ,  Peihua Qi ,  Chandramouli Visweswariah ,  Xiaoyue Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and system for decreasing processing time in multi-corner static timing analysis. In one embodiment, parameters are ordered in a parameter order by decreasing magnitude of impact on variability of timing. In one example, a decreasing parameter order is utilized to order slack cutoff values that are assigned across a parameter process space. In another example, a decreasing parameter order is utilized to perform a multi-corner timing analysis on one or more dependent parameters in an independent fashion.

摘要翻译： 一种用于减少多角静态时序分析中处理时间的方法和系统。 在一个实施例中，通过减小对定时可变性的影响的大小，以参数顺序排列参数。 在一个示例中，使用递减参数顺序来排序跨越参数处理空间分配的松弛截止值。 在另一示例中，使用递减参数顺序来以独立方式对一个或多个依赖参数执行多角定时分析。