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    DEVICE TO DEVICE FLOW CONTROL
    21.
    发明申请
    DEVICE TO DEVICE FLOW CONTROL 有权
    设备流量控制的设备

    公开(公告)号：US20110055436A1

    公开(公告)日：2011-03-03

    申请号：US12550770

    申请日：2009-08-31

    申请人： Victor Y. Tsai ,  William H. Radke ,  Peter Feeley ,  Neal A. Galbo ,  Robert N. Leibowitz

    发明人： Victor Y. Tsai ,  William H. Radke ,  Peter Feeley ,  Neal A. Galbo ,  Robert N. Leibowitz

    IPC分类号： G06F3/00

    CPC分类号： H04L47/215 ,  H04L47/10 ,  H04L47/17

    摘要： The present disclosure includes methods, devices, and systems for device to device flow control. In one or more embodiments, a system configured for device to device flow control includes a host and a chain of devices, including one or more memory device, coupled to each other and configured to communicate with the host device through a same host port. In one or more embodiments, at least one device in the chain is configured to regulate the flow of data by sending a token in downstream data packets, the token allowing devices downstream from the respective at least one device to send an upstream data packet to the respective at least one device.

    摘要翻译： 本公开包括用于设备到设备流控制的方法，设备和系统。 在一个或多个实施例中，被配置用于设备到设备流控制的系统包括主机和一连串设备，包括一个或多个存储器设备，它们彼此耦合并被配置为通过相同的主机端口与主机设备进行通信。 在一个或多个实施例中，链中的至少一个设备被配置为通过在下游数据分组中发送令牌来调节数据流，该令牌允许来自相应的至少一个设备的下游的设备将上游数据分组发送到 各自至少一个设备。

    PACKET DECONSTRUCTION/RECONSTRUCTION AND LINK-CONTROL
    22.
    发明申请
    PACKET DECONSTRUCTION/RECONSTRUCTION AND LINK-CONTROL 有权
    分组分解/重构和链接控制

    公开(公告)号：US20110032823A1

    公开(公告)日：2011-02-10

    申请号：US12538607

    申请日：2009-08-10

    申请人： William H. Radke ,  Victor Y. Tsai ,  Peter Feeley ,  Neal A. Galbo ,  Robert N. Leibowitz

    发明人： William H. Radke ,  Victor Y. Tsai ,  Peter Feeley ,  Neal A. Galbo ,  Robert N. Leibowitz

    IPC分类号： H04L12/56

    CPC分类号： H04L47/34 ,  H04L1/1867 ,  H04L47/27 ,  H04L69/324

    摘要： The present disclosure includes methods, devices, and systems for packet processing. One method embodiment for packet flow control includes deconstructing a transport layer packet into a number of link-control layer packets, wherein each of the link-control layer packets has an associated sequence number, communicating the number of link-control layer packets via a common physical connection for a plurality of peripheral devices, and limiting a number of outstanding link-control layer packets during the communication.

    摘要翻译： 本公开包括用于分组处理的方法，设备和系统。 用于分组流控制的一个方法实施例包括将传输层分组解构成多个链路控制层分组，其中链路控制层分组中的每一个具有相关联的序列号，经由共同的通信来传送链路控制层分组的数量 用于多个外围设备的物理连接，并且在通信期间限制多个未完成的链路控制层分组。

    Memory system controller to manage wear leveling across a plurality of storage nodes
    23.
    发明授权
    Memory system controller to manage wear leveling across a plurality of storage nodes 有权
    存储器系统控制器，用于管理跨多个存储节点的损耗均衡

    公开(公告)号：US08412880B2

    公开(公告)日：2013-04-02

    申请号：US12350686

    申请日：2009-01-08

    申请人： Robert N. Leibowitz ,  Peter Feeley

    发明人： Robert N. Leibowitz ,  Peter Feeley

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0246 ,  G06F3/0616 ,  G06F3/064 ,  G06F3/0688 ,  G06F13/1684 ,  G06F2212/1056 ,  G06F2212/7208 ,  G06F2212/7211

    摘要： The present disclosure includes methods and devices for a memory system controller. In one or more embodiments, a memory system controller includes a host interface communicatively coupled to a system controller. The system controller has a number of memory interfaces, and is configured for controlling a plurality of intelligent storage nodes communicatively coupled to the number of memory interfaces. The system controller includes logic configured to map between physical and logical memory addresses, and logic configured to manage wear level across the plurality of intelligent storage nodes.

    摘要翻译： 本公开包括用于存储器系统控制器的方法和装置。 在一个或多个实施例中，存储器系统控制器包括通信地耦合到系统控制器的主机接口。 系统控制器具有多个存储器接口，并且被配置为用于控制通信地耦合到多个存储器接口的多个智能存储节点。 系统控制器包括被配置为在物理和逻辑存储器地址之间进行映射的逻辑以及被配置为管理跨越多个智能存储节点的磨损水平的逻辑。

    MEMORY SYSTEM CONTROLLER
    24.
    发明申请
    MEMORY SYSTEM CONTROLLER 有权
    存储系统控制器

    公开(公告)号：US20100174851A1

    公开(公告)日：2010-07-08

    申请号：US12350686

    申请日：2009-01-08

    申请人： Robert N. Leibowitz ,  Peter Feeley

    发明人： Robert N. Leibowitz ,  Peter Feeley

    IPC分类号： G06F12/02 ,  G06F12/00

    CPC分类号： G06F12/0246 ,  G06F3/0616 ,  G06F3/064 ,  G06F3/0688 ,  G06F13/1684 ,  G06F2212/1056 ,  G06F2212/7208 ,  G06F2212/7211

    摘要： The present disclosure includes methods and devices for a memory system controller. In one or more embodiments, a memory system controller includes a host interface communicatively coupled to a system controller. The system controller has a number of memory interfaces, and is configured for controlling a plurality of intelligent storage nodes communicatively coupled to the number of memory interfaces. The system controller includes logic configured to map between physical and logical memory addresses, and logic configured to manage wear level across the plurality of intelligent storage nodes.

    摘要翻译： 本公开包括用于存储器系统控制器的方法和装置。 在一个或多个实施例中，存储器系统控制器包括通信地耦合到系统控制器的主机接口。 系统控制器具有多个存储器接口，并且被配置为用于控制通信地耦合到多个存储器接口的多个智能存储节点。 系统控制器包括被配置为在物理和逻辑存储器地址之间进行映射的逻辑以及被配置为管理跨越多个智能存储节点的磨损水平的逻辑。

    ADDRESS TRANSLATION BETWEEN A MEMORY CONTROLLER AND AN EXTERNAL MEMORY DEVICE
    25.
    发明申请
    ADDRESS TRANSLATION BETWEEN A MEMORY CONTROLLER AND AN EXTERNAL MEMORY DEVICE 审中-公开
    存储器控制器和外部存储器件之间的地址翻译

    公开(公告)号：US20090157949A1

    公开(公告)日：2009-06-18

    申请号：US11958514

    申请日：2007-12-18

    申请人： Robert N. Leibowitz

    发明人： Robert N. Leibowitz

    IPC分类号： G06F12/08 ,  G06F12/02

    CPC分类号： G06F12/0246 ,  G06F2212/7201 ,  G11C29/72 ,  G11C2029/1806

    摘要： In one or more embodiments, address translation is performed over a dedicated serial bus between a non-volatile memory controller and a memory device that is external from the non-volatile memory device. The memory controller accesses memory address translation data in the external memory device to determine a physical address that corresponds to a logical memory address. The controller can then use the physical memory address to generate memory signals for the non-volatile memory array.

    摘要翻译： 在一个或多个实施例中，通过非易失性存储器控制器和从非易失性存储器件外部的存储器件之间的专用串行总线执行地址转换。 存储器控制器访问外部存储器件中的存储器地址转换数据，以确定对应于逻辑存储器地址的物理地址。 然后，控制器可以使用物理存储器地址来产生用于非易失性存储器阵列的存储器信号。

    Memory module with configurable input/output ports
    26.
    发明授权
    Memory module with configurable input/output ports 有权
    具有可配置输入/输出端口的内存模块

    公开(公告)号：US08364856B2

    公开(公告)日：2013-01-29

    申请号：US13445083

    申请日：2012-04-12

    申请人： Terry R. Lee ,  David Ovard ,  Roy Greeff ,  Robert N. Leibowitz ,  Victor Tsai

    发明人： Terry R. Lee ,  David Ovard ,  Roy Greeff ,  Robert N. Leibowitz ,  Victor Tsai

    IPC分类号： G06F13/14

    CPC分类号： G11C7/1045 ,  G11C5/00

    摘要： A memory module is coupled to a number of controllers. The memory module is configured to configure each of a number of data input/output ports thereof as at least one of an input and an output in response to a first command from a particular controller of the controllers. The memory module is configured to partition itself into memory partitions in response to a second command from the particular controller so that each memory partition corresponds to a respective one of the controllers. Each of a number of data input/output ports of the controllers is configurable as at least one of an input and an output to correspond to a respective one of the input/output ports of the memory module. The first and second commands may originate from the particular controller, or the controllers may be coupled in parallel to the memory module.

    摘要翻译： 存储器模块耦合到多个控制器。 存储器模块被配置为响应于来自控制器的特定控制器的第一命令，将多个数据输入/输出端口中的每一个配置为输入和输出中的至少一个。 存储器模块被配置为响应于来自特定控制器的第二命令将自身分配到存储器分区中，使得每个存储器分区对应于相应的一个控制器。 控制器的多个数据输入/输出端口中的每一个可配置为与存储器模块的输入/输出端口中的相应一个对应的输入和输出中的至少一个。 第一和第二命令可以来自特定控制器，或者控制器可以并联到存储器模块。

    MEMORY MODULE WITH CONFIGURABLE INPUT/OUTPUT PORTS
    28.
    发明申请
    MEMORY MODULE WITH CONFIGURABLE INPUT/OUTPUT PORTS 有权
    具有可配置输入/输出端口的存储器模块

    公开(公告)号：US20120198201A1

    公开(公告)日：2012-08-02

    申请号：US13445083

    申请日：2012-04-12

    申请人： Terry R. LEE ,  David Ovard ,  Roy Greeff ,  Robert N. Leibowitz ,  Victor Tsai

    发明人： Terry R. LEE ,  David Ovard ,  Roy Greeff ,  Robert N. Leibowitz ,  Victor Tsai

    IPC分类号： G06F12/06

    CPC分类号： G11C7/1045 ,  G11C5/00

    摘要： A memory module is coupled to a number of controllers. The memory module is configured to configure each of a number of data input/output ports thereof as at least one of an input and an output in response to a first command from a particular controller of the controllers. The memory module is configured to partition itself into memory partitions in response to a second command from the particular controller so that each memory partition corresponds to a respective one of the controllers. Each of a number of data input/output ports of the controllers is configurable as at least one of an input and an output to correspond to a respective one of the input/output ports of the memory module. The first and second commands may originate from the particular controller, or the controllers may be coupled in parallel to the memory module.

    摘要翻译： 存储器模块耦合到多个控制器。 存储器模块被配置为响应于来自控制器的特定控制器的第一命令，将多个数据输入/输出端口中的每一个配置为输入和输出中的至少一个。 存储器模块被配置为响应于来自特定控制器的第二命令将自身分配到存储器分区中，使得每个存储器分区对应于相应的一个控制器。 控制器的多个数据输入/输出端口中的每一个可配置为与存储器模块的输入/输出端口中的相应一个对应的输入和输出中的至少一个。 第一和第二命令可以来自特定控制器，或者控制器可以并联到存储器模块。