公开(公告)号：US20130339622A1

公开(公告)日：2013-12-19

申请号：US13523535

申请日：2012-06-14

申请人： Ekaterina M. Ambroladze ,  Michael Blake ,  Tim Bronson ,  Garrett Drapala ,  Pak-kin Mak ,  Arthur J. O'Neill

发明人： Ekaterina M. Ambroladze ,  Michael Blake ,  Tim Bronson ,  Garrett Drapala ,  Pak-kin Mak ,  Arthur J. O'Neill

IPC分类号： G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/0815 ,  G06F12/0859

摘要： A technique for cache coherency is provided. A cache controller selects a first set from multiple sets in a congruence class based on a cache miss for a first transaction, and places a lock on the entire congruence class in which the lock prevents other transactions from accessing the congruence class. The cache controller designates in a cache directory the first set with a marked bit indicating that the first transaction is working on the first set, and the marked bit for the first set prevents the other transactions from accessing the first set within the congruence class. The cache controller removes the lock on the congruence class based on the marked bit being designated for the first set, and resets the marked bit for the first set to an unmarked bit based on the first transaction completing work on the first set in the congruence class.

摘要翻译： 提供了高速缓存一致性技术。 高速缓存控制器基于第一事务的高速缓存未命中从一个等同类中的多个集合中选择第一集合，并且将锁定放置在整个一致类中，其中锁定防止其他事务访问同余类。 高速缓存控制器在高速缓存目录中指定具有指示第一事务在第一集合上工作的标记位的第一集合，并且第一集合的标记位阻止其他事务访问同余类中的第一集合。 高速缓存控制器基于为第一组指定的标记位移除同余类上的锁，并且基于在一致类中的第一集合上的第一次交易完成工作将第一组的标记位重置为未标记位 。

公开(公告)号：US08595570B1

公开(公告)日：2013-11-26

申请号：US13523624

申请日：2012-06-14

申请人： Ekaterina M. Ambroladze ,  Patrick J. Meaney

发明人： Ekaterina M. Ambroladze ,  Patrick J. Meaney

IPC分类号： G06F11/27 ,  G06F11/32

CPC分类号： G06F11/1064 ,  G06F12/0802 ,  G11C29/702 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/1204

摘要： Embodiments relate to a method for bitline deletion include, based on detecting a high bitline error rate condition in the cache at a selected bitline address, wherein the high bitline error rate condition indicates a high rate of errors at the selected bitline address, activating the programmable switch in the cache. The method also includes, based on the programmable switch being activated and encountering an error associated with the selected bitline address, automatically deleting, by the computer system, one or more cache lines associated with subsequent errors in the cache regardless of an address of the subsequent errors based on the activated programmable switch, wherein the automatic line deletion indicates a line is unavailable.

摘要翻译： 基于在所选择的位线地址检测高速缓存中的高位线错误率条件，其中高位线错误率条件指示所选位线地址处的高错误率，激活可编程 切换缓存。 该方法还包括基于可编程开关被激活并遇到与所选择的位线地址相关联的错误，由计算机系统自动地删除与高速缓存中的后续错误相关联的一个或多个高速缓存行，而不管随后的地址如何 基于激活的可编程开关的错误，其中自动线删除指示线不可用。