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    NORMAL-BASIS TO CANONICAL-BASIS TRANSFORMATION FOR BINARY GALOIS-FIELDS GF(2m)
    43.
    发明申请
    NORMAL-BASIS TO CANONICAL-BASIS TRANSFORMATION FOR BINARY GALOIS-FIELDS GF(2m) 有权
    二维GALOIS-FIEL的经典基础变换的正态关系GF（2m）

    公开(公告)号：US20090006512A1

    公开(公告)日：2009-01-01

    申请号：US11772176

    申请日：2007-06-30

    申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

    发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

    IPC分类号： G06F7/00 ,  G06F15/00

    CPC分类号： G06F7/724

    摘要： Basis conversion from normal form to canonical form is provided for both generic polynomials and special irreducible polynomials in the form of “all ones”, referred to as “all-ones-polynomials” (AOP). Generation and storing of large matrices is minimized by creating matrices on the fly, or by providing an alternate means of computing a result with minimal hardware extensions.

    摘要翻译： 为“通用多项式”（AOP）的“全部”形式的通用多项式和特殊不可约数多项式提供从正常形式到规范形式的基础转换。 通过在飞行中创建矩阵，或者通过提供以最小的硬件扩展来计算结果的替代方法来最小化大矩阵的生成和存储。

    High performance raid-6 system architecture with pattern matching
    46.
    发明授权
    High performance raid-6 system architecture with pattern matching 有权
    具有模式匹配的高性能raid-6系统架构

    公开(公告)号：US07664915B2

    公开(公告)日：2010-02-16

    申请号：US11642315

    申请日：2006-12-19

    申请人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

    发明人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

    IPC分类号： G06F12/00

    CPC分类号： G06F11/1076 ,  G06F2211/1057

    摘要： An acceleration unit offloads computationally intensive tasks from a processor. The acceleration unit includes two data processing paths each having an Arithmetic Logical Unit and sharing a single multiplier unit. Each data processing path may perform configurable operations in parallel on a same data. Special multiplexer paths and instructions are provided to allow P and Q type syndromes to be computed on a stripe in a single-pass of the data through the acceleration unit.

    摘要翻译： 加速单元从处理器卸载计算密集型任务。 加速单元包括两个数据处理路径，每个数据处理路径均具有算术逻辑单元并且共享单个乘法器单元。 每个数据处理路径可以在相同的数据上并行地执行可配置的操作。 提供特殊的多路复用器路径和指令以允许通过加速单元在数据的单程中在条带上计算P和Q型综合征。

    High performance raid-6 system architecture with pattern matching
    47.
    发明申请
    High performance raid-6 system architecture with pattern matching 有权
    具有模式匹配的高性能raid-6系统架构

    公开(公告)号：US20080148025A1

    公开(公告)日：2008-06-19

    申请号：US11642315

    申请日：2006-12-19

    申请人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

    发明人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

    IPC分类号： G06F7/44

    CPC分类号： G06F11/1076 ,  G06F2211/1057

    摘要： An acceleration unit offloads computationally intensive tasks from a processor. The acceleration unit includes two data processing paths each having an Arithmetic Logical Unit and sharing a single multiplier unit. Each data processing path may perform configurable operations in parallel on a same data. Special multiplexer paths and instructions are provided to allow P and Q type syndromes to be computed on a stripe in a single-pass of the data through the acceleration unit.

    摘要翻译： 加速单元从处理器卸载计算密集型任务。 加速单元包括两个数据处理路径，每个数据处理路径均具有算术逻辑单元并且共享单个乘法器单元。 每个数据处理路径可以在相同的数据上并行地执行可配置的操作。 提供特殊的多路复用器路径和指令以允许通过加速单元在数据的单程中在条带上计算P和Q型综合征。

    Method and apparatus for efficient programmable cyclic redundancy check (CRC)
    48.
    发明授权
    Method and apparatus for efficient programmable cyclic redundancy check (CRC) 有权
    用于高效可编程循环冗余校验（CRC）的方法和装置

    公开(公告)号：US09052985B2

    公开(公告)日：2015-06-09

    申请号：US11963147

    申请日：2007-12-21

    申请人： Vinodh Gopal ,  Erdinc Ozturk ,  Gilbert M. Wolrich ,  Wajdi K. Feghali

    发明人： Vinodh Gopal ,  Erdinc Ozturk ,  Gilbert M. Wolrich ,  Wajdi K. Feghali

    IPC分类号： G06F7/72 ,  H03M13/09

    CPC分类号： G06F7/724 ,  G06F7/72 ,  H03M13/09

    摘要： A method and apparatus to optimize each of the plurality of reduction stages in a Cyclic Redundancy Check (CRC) circuit to produce a residue for a block of data decreases area used to perform the reduction while maintaining the same delay through the plurality of stages of the reduction logic. A hybrid mix of Karatsuba algorithm, classical multiplications and serial division in various stages in the CRC reduction circuit results in about a twenty percent reduction in area on the average with no decrease in critical path delay.

    摘要翻译： 一种在循环冗余校验（CRC）电路中优化多个还原级中的每一个以产生数据块的残差的方法和装置减少了用于执行减少的区域，同时通过多个阶段保持相同的延迟 还原逻辑。 在CRC减少电路中，Karatsuba算法，经典乘法和串行划分的混合混合结果导致平均面积减少了约20％，而关键路径延迟没有减少。

    Digest generation
    49.
    发明授权
    Digest generation 有权
    消化一代

    公开(公告)号：US09292548B2

    公开(公告)日：2016-03-22

    申请号：US13995236

    申请日：2011-11-01

    申请人： Vinodh Gopal ,  James D. Guilford ,  Schuyler Eldridge ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali

    发明人： Vinodh Gopal ,  James D. Guilford ,  Schuyler Eldridge ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali

    IPC分类号： G06F17/30

    CPC分类号： G06F17/30303 ,  G06F17/30306 ,  G06F17/3033

    摘要： In one embodiment, circuitry may generate digests to be combined to produce a hash value. The digests may include at least one digest and at least one other digest generated based at least in part upon at least one CRC value and at least one other CRC value. The circuitry may include cyclical redundancy check (CRC) generator circuitry to generate the at least one CRC value based at least in part upon at least one input string. The CRC generator circuitry also may generate the at least one other CRC value based least in part upon at least one other input string. The at least one other input string resulting at least in part from at least one pseudorandom operation involving, at least in part, the at least one input string. Many modifications, variations, and alternatives are possible without departing from this embodiment.

    摘要翻译： 在一个实施例中，电路可以生成待组合的摘要以产生散列值。 摘要可以至少部分地基于至少一个CRC值和至少一个其它CRC值来生成至少一个摘要和至少一个其他摘要。 电路可以包括循环冗余校验（CRC）发生器电路，以至少部分地基于至少一个输入串来生成至少一个CRC值。 CRC发生器电路还可以至少部分地基于至少一个其他输入串来生成至少一个其它CRC值。 所述至少一个其他输入字符串至少部分地由至少一个涉及至少一个输入字符串的伪随机操作产生。 在不脱离本实施例的情况下，可以进行许多修改，变型和替换。

    Efficient multiplication, exponentiation and modular reduction implementations
    50.
    发明授权
    Efficient multiplication, exponentiation and modular reduction implementations 有权
    有效的乘法，乘法和模块化削减实现

    公开(公告)号：US09092645B2

    公开(公告)日：2015-07-28

    申请号：US13994782

    申请日：2011-12-05

    申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  James D. Guilford ,  Deniz Karakoyunlu ,  Martin G. Dixon ,  Kahraman D. Akdemir

    发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert M. Wolrich ,  Wajdi K. Feghali ,  James D. Guilford ,  Deniz Karakoyunlu ,  Martin G. Dixon ,  Kahraman D. Akdemir

    IPC分类号： H04L29/00 ,  G06F21/71 ,  H04L9/30

    CPC分类号： G06F21/71 ,  G06F7/723 ,  H04L9/3006 ,  H04L2209/12

    摘要： In one embodiment, the present disclosure provides a method that includes segmenting an n-bit exponent e into a first segment et and a number t of k-bit segments ei in response to a request to determine a modular exponentiation result R, wherein R is a modular exponentiation of a generator base g for the exponent e and a q-bit modulus m, wherein the generator base g equals two and k is based at least in part on a processor configured to determine the result R; iteratively determining a respective intermediate modular exponentiation result for each segment ei, wherein the determining comprises multiplication, exponentiation and a modular reduction of at least one of a multiplication result and an exponentiation result; and generating the modular exponentiation result R=ge mod m based on, at least in part, at least one respective intermediate modular exponentiation result.

    摘要翻译： 在一个实施例中，本公开提供了一种方法，其包括响应于确定模幂运算结果R的请求，将n位指数e分割成第一段et和数目t的k比特段ei，其中R是 指数e的发生器基数g和q位模数m的模幂运算，其中发生器基g等于2，并且k至少部分地基于被配置为确定结果R的处理器; 迭代地确定每个段ei的相应的中间模幂运算结果，其中所述确定包括相乘结果和求幂结果中的至少一个的乘法，乘法和模块化减少; 并且至少部分地基于至少一个相应的中间模幂运算结果来产生模幂运算结果R = ge mod m。