公开(公告)号：US09459865B2

公开(公告)日：2016-10-04

申请号：US13992236

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/30 ,  G06F17/14

CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30185 ,  G06F17/142

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed butterfly horizontal cross add or subtract of packed data elements in response to a single vector packed butterfly horizontal cross add or subtract instruction that includes a destination vector register operand, a source vector register operand, an immediate, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行向量包装蝶形水平交叉加法或减法的系统，装置和方法响应于包括目的地向量寄存器操作数的单向量包装蝶式水平交叉加减法指令，源 描述向量寄存器操作数，立即数和操作码。

公开(公告)号：US08914613B2

公开(公告)日：2014-12-16

申请号：US13219418

申请日：2011-08-26

申请人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

发明人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

IPC分类号： G06F15/16 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3887

摘要： In-lane vector shuffle operations are described. In one embodiment a shuffle instruction specifies a field of per-lane control bits, a source operand and a destination operand, these operands having corresponding lanes, each lane divided into corresponding portions of multiple data elements. Sets of data elements are selected from corresponding portions of every lane of the source operand according to per-lane control bits. Elements of these sets are copied to specified fields in corresponding portions of every lane of the destination operand. Another embodiment of the shuffle instruction also specifies a second source operand, all operands having corresponding lanes divided into multiple data elements. A set selected according to per-lane control bits contains data elements from every lane portion of a first source operand and data elements from every corresponding lane portion of the second source operand. Set elements are copied to specified fields in every lane of the destination operand.

摘要翻译： 描述车道内向量随机操作。 在一个实施例中，混洗指令指定每通道控制位，源操作数和目的地操作数的字段，这些操作数具有相应的通道，每个通道被划分为多个数据元素的相应部分。 根据每通道控制位，从源操作数的每个通道的相应部分中选择数据元素的集合。 这些集合的元素被复制到目标操作数的每个通道的相应部分中的指定字段。 混洗指令的另一实施例还指定第二源操作数，所有操作数具有被划分为多个数据元素的相应通道。 根据每通道控制位选择的集合包含来自第一源操作数的每个通道部分的数据元素和来自第二源操作数的每个对应通道部分的数据元素。 将元素复制到目标操作数的每个通道中的指定字段。

公开(公告)号：US20140013075A1

公开(公告)日：2014-01-09

申请号：US13992230

申请日：2011-12-23

申请人： Mostafa Hagog ,  Elmoustapha Ould-Aumed-Vall ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Mostafa Hagog ,  Elmoustapha Ould-Aumed-Vall ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/30

CPC分类号： G06F9/30036 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30167 ,  G06F9/30185 ,  G06F15/8053 ,  G06F2207/5442

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed horizontal add or subtract of packed data elements in response to a single vector packed horizontal add or subtract instruction that includes a destination vector register operand, a source vector register operand, and an opcode are describes.

摘要翻译： 用于在计算机处理器中执行的系统，装置和方法的实施例响应于包括目的地向量寄存器操作数，源向量寄存器操作数，单向量封装的水平加法或减法指令，对打包数据元素进行水平加或减， 并描述操作码。

公开(公告)号：US20130290687A1

公开(公告)日：2013-10-31

申请号：US13976993

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

IPC分类号： G06F9/30

CPC分类号： G06F9/30029 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036

摘要： An apparatus is described having instruction execution logic circuitry. The instruction execution logic circuitry has input vector element routing circuitry to perform the following for each of three different instructions: for each of a plurality of output vector element locations, route into an output vector element location an input vector element from one of a plurality of input vector element locations that are available to source the output vector element. The output vector element and each of the input vector element locations are one of three available bit widths for the three different instructions. The apparatus further includes masking layer circuitry coupled to the input vector element routing circuitry to mask a data structure created by the input vector routing element circuitry. The masking layer circuitry is designed to mask at three different levels of granularity that correspond to the three available bit widths.

摘要翻译： 描述了具有指令执行逻辑电路的装置。 指令执行逻辑电路具有输入向量元素路由电路，以对三个不同的指令中的每一个执行以下操作：对于多个输出向量元素位置中的每一个，将输入向量元素从多个 可用于输出输出向量元素的输入向量元素位置。 输出向量元素和每个输入向量元素位置是三个不同指令的三个可用位宽之一。 该装置还包括耦合到输入向量元素路由电路以屏蔽由输入向量路由选择元件电路产生的数据结构的掩蔽层电路。 掩蔽层电路被设计为以与三个可用位宽对应的三个不同的粒度级别进行掩蔽。

公开(公告)号：US20130212360A1

公开(公告)日：2013-08-15

申请号：US13838048

申请日：2013-03-15

申请人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

发明人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

IPC分类号： G06F9/30

CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3887

摘要： In-lane vector shuffle operations are described. In one embodiment a shuffle instruction specifies a field of per-lane control bits, a source operand and a destination operand, these operands having corresponding lanes, each lane divided into corresponding portions of multiple data elements. Sets of data elements are selected from corresponding portions of every lane of the source operand according to per-lane control bits. Elements of these sets are copied to specified fields in corresponding portions of every lane of the destination operand. Another embodiment of the shuffle instruction also specifies a second source operand, all operands having corresponding lanes divided into multiple data elements. A set selected according to per-lane control bits contains data elements from every lane portion of a first source operand and data elements from every corresponding lane portion of the second source operand. Set elements are copied to specified fields in every lane of the destination operand.

摘要翻译： 描述车道内向量随机操作。 在一个实施例中，混洗指令指定每通道控制位，源操作数和目的地操作数的字段，这些操作数具有相应的通道，每个通道被划分为多个数据元素的相应部分。 根据每通道控制位，从源操作数的每个通道的相应部分中选择数据元素的集合。 这些集合的元素被复制到目标操作数的每个通道的相应部分中的指定字段。 混洗指令的另一实施例还指定第二源操作数，所有操作数具有被划分为多个数据元素的相应通道。 根据每通道控制位选择的集合包含来自第一源操作数的每个通道部分的数据元素和来自第二源操作数的每个对应通道部分的数据元素。 将元素复制到目标操作数的每个通道中的指定字段。

公开(公告)号：US20090172358A1

公开(公告)日：2009-07-02

申请号：US11967211

申请日：2007-12-30

申请人： ZEEV SPERBER ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

发明人： ZEEV SPERBER ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

IPC分类号： G06F9/30

CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3887

摘要： In-lane vector shuffle operations are described. In one embodiment a shuffle instruction specifies a field of per-lane control bits, a source operand and a destination operand, these operands having corresponding lanes, each lane divided into corresponding portions of multiple data elements. Sets of data elements are selected from corresponding portions of every lane of the source operand according to per-lane control bits. Elements of these sets are copied to specified fields in corresponding portions of every lane of the destination operand. Another embodiment of the shuffle instruction also specifies a second source operand, all operands having corresponding lanes divided into multiple data elements. A set selected according to per-lane control bits contains data elements from every lane portion of a first source operand and data elements from every corresponding lane portion of the second source operand. Set elements are copied to specified fields in every lane of the destination operand.

摘要翻译： 描述车道内向量随机操作。 在一个实施例中，混洗指令指定每通道控制位，源操作数和目的地操作数的字段，这些操作数具有相应的通道，每个通道被划分为多个数据元素的相应部分。 根据每通道控制位，从源操作数的每个通道的相应部分中选择数据元素的集合。 这些集合的元素被复制到目标操作数的每个通道的相应部分中的指定字段。 混洗指令的另一实施例还指定第二源操作数，所有操作数具有被划分为多个数据元素的相应通道。 根据每通道控制位选择的集合包含来自第一源操作数的每个通道部分的数据元素和来自第二源操作数的每个对应通道部分的数据元素。 将元素复制到目标操作数的每个通道中的指定字段。

公开(公告)号：US07213136B2

公开(公告)日：2007-05-01

申请号：US10631628

申请日：2003-07-30

申请人： Zeev Sperber ,  Robert Valentine

发明人： Zeev Sperber ,  Robert Valentine

IPC分类号： G06F9/24

CPC分类号： G06F9/3017 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/3016

摘要： A method and apparatus for redundant zero micro-operation removal. In one embodiment, the method includes the identification of a predetermined macro-instruction. Once identified, a value associated with a source register operand of the identified macro-instruction is determined. Once determined, the identified macro-instruction is decoded into a first macro operation and a second micro-operation if the determined value is not set. Otherwise, the identified macro-instruction is decoded into a single micro-operation if the determined value is set. Accordingly, the method described prevents the generation of redundant micro-operations that use valuable resources, such as allocation slots, as well as execution units within the processor core.

摘要翻译： 一种用于冗余零微操作移除的方法和装置。 在一个实施例中，该方法包括对预定宏指令的识别。 一旦确定，确定与所识别的宏指令的源寄存器操作数相关联的值。 一旦确定，如果未设置确定的值，则将所识别的宏指令解码为第一宏操作和第二微操作。 否则，如果确定的值被设置，则所识别的宏指令被解码为单个微操作。 因此，所描述的方法防止了使用诸如分配时隙的有价值的资源以及处理器核心内的执行单元的冗余微操作的产生。

公开(公告)号：US20050027967A1

公开(公告)日：2005-02-03

申请号：US10631629

申请日：2003-07-30

申请人： Zeev Sperber ,  Yuval Bustan ,  Robert Valentine

发明人： Zeev Sperber ,  Yuval Bustan ,  Robert Valentine

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38

CPC分类号： G06F9/30036 ,  G06F9/3017 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

摘要： A method and apparatus for a two micro-operation flow using source override. In one embodiment, the method includes the identification of a macro-instruction having one or more streaming single instruction multiple data extension type operands. Once received, the macro-instruction is decoded into a first micro-operation (uOP) and a second uOP. Once decoded, a signal is asserted to disable source operand override logic if the first micro-operation updates a logical destination register that matches a logical source register of the micro-operation. Otherwise, the mutual source override is active and executed by a register alias table (RAT) when uOP with matching logic source and destination register are detected in a same clock cycle. In doing so, macro-instructions having 128-bit operands may be processed using, for example, two uOPs (one for the lower half and one for the upper half) in a 64-bit implementation, while preserving the atomicity of the original instruction.

摘要翻译： 一种使用源超控的两个微操作流的方法和装置。 在一个实施例中，该方法包括识别具有一个或多个流单个指令多个数据扩展类型操作数的宏指令。 一旦接收到，宏指令被解码成第一微操作（uop）和第二uop。 一旦被解码，如果第一微操作更新与微操作的逻辑源寄存器匹配的逻辑目标寄存器，则信号被断言以禁用源操作数覆盖逻辑。 否则，当在相同的时钟周期中检测到具有匹配逻辑源和目标寄存器的UOP时，互源替代是激活的并由寄存器别名表（RAT）执行。 这样，具有128位操作数的宏指令可以在64位实现中使用例如两个uOP（一个用于下半部分，一个用于上半部分）来处理，同时保持原始指令的原子性 。

公开(公告)号：US20050027964A1

公开(公告)日：2005-02-03

申请号：US10631628

申请日：2003-07-30

申请人： Zeev Sperber ,  Robert Valentine

发明人： Zeev Sperber ,  Robert Valentine

IPC分类号： G06F9/30 ,  G06F9/312 ,  G06F9/318 ,  G06F15/00

CPC分类号： G06F9/3017 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/3016

摘要： A method and apparatus for redundant zero micro-operation removal. In one embodiment, the method includes the identification of a predetermined macro-instruction. Once identified, a value associated with a source register operand of the identified macro-instruction is determined. Once determined, the identified macro-instruction is decoded into a first macro operation and a second micro-operation if the determined value is not set. Otherwise, the identified macro-instruction is decoded into a single micro-operation if the determined value is set. Accordingly, the method described prevents the generation of redundant micro-operations that use valuable resources, such as allocation slots, as well as execution units within the processor core.

摘要翻译： 一种用于冗余零微操作移除的方法和装置。 在一个实施例中，该方法包括对预定宏指令的识别。 一旦确定，确定与所识别的宏指令的源寄存器操作数相关联的值。 一旦确定，如果未设置确定的值，则将所识别的宏指令解码为第一宏操作和第二微操作。 否则，如果确定的值被设置，则所识别的宏指令被解码为单个微操作。 因此，所描述的方法防止了使用诸如分配时隙的有价值的资源以及处理器核心内的执行单元的冗余微操作的产生。

公开(公告)号：US09864602B2

公开(公告)日：2018-01-09

申请号：US13977229

申请日：2011-12-30

申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal San Andrian ,  Suleyman Sair ,  Bret L. Toll ,  Zeev Sperber ,  Amit Gradstein ,  Asaf Rubenstein

发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal San Andrian ,  Suleyman Sair ,  Bret L. Toll ,  Zeev Sperber ,  Amit Gradstein ,  Asaf Rubenstein

IPC分类号： G06F9/30

CPC分类号： G06F9/30032 ,  G06F9/30036

摘要： A method of an aspect includes receiving a masked packed rotate instruction. The instruction indicates a first source packed data including a plurality of packed data elements, a packed data operation mask having a plurality of mask elements, at least one rotation amount, and a destination storage location. A result packed data is stored in the destination storage location in response to the instruction. The result packed data includes result data elements that each correspond to a different one of the mask elements in a corresponding relative position. Result data elements that are not masked out by the corresponding mask element include one of the data elements of the first source packed data in a corresponding position that has been rotated. Result data elements that are masked out by the corresponding mask element include a masked out value. Other methods, apparatus, systems, and instructions are disclosed.