公开(公告)号：US4630193A

公开(公告)日：1986-12-16

申请号：US428488

申请日：1982-09-23

Applicant: Bryan Kris

Inventor： Bryan Kris

IPC: G06F13/26 ,  G06F13/372 ,  G06F13/42

CPC classification number: G06F13/26 ,  G06F13/372

Abstract: A multi-master processor bus and a method of processing data which permits multiple microprocessors to communicate freely and inexpensively among themselves and various system resources. The bus uses a multiphase clock and latches to provide time slice signals to sequentially activate each processor, one at a time in a repetitive sequence. The bus includes cables and terminals for each of the cables with means for interconnecting each of the modules in series daisy chain fashion to selected cables.

Abstract translation: PCT No.PCT / US81 / 00542 Sec。 371日期1982年9月23日 102（e）日期1982年9月23日PCT提交1981年4月27日PCT公布。 公开号WO82 / 03931 日期为1982年11月11日。多主处理器总线和处理数据的方法，其允许多个微处理器在其自身和各种系统资源之间自由和廉价地进行通信。 总线使用多相时钟和锁存器来提供时间片信号以顺序地激活每个处理器，每个处理器以重复的顺序一次一个。 总线包括用于每个电缆的电缆和端子，具有用于将每个模块以串联菊花链方式互连到所选择的电缆的装置。