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公开(公告)号：US06580291B1
公开(公告)日：2003-06-17
申请号：US09740193
申请日：2000-12-18
申请人： James W. Lutley
发明人： James W. Lutley
IPC分类号： H03K17082
CPC分类号： H03K19/00315
摘要： An apparatus comprising a first circuit configured to generate a first portion of an output signal in response to (i) a first supply voltage and (ii) a pullup signal and a second circuit configured to generate a second portion of said output signal in response to (i) a second supply voltage and (ii) a pulldown signal, wherein said first and second circuits are implemented with transistors that normally can only withstand said second supply voltage.
摘要翻译： 一种装置，包括：第一电路，被配置为响应于（i）第一电源电压产生输出信号的第一部分，以及（ii）上拉信号和第二电路，所述上拉信号和第二电路被配置为响应于所述上拉信号而产生所述输出信号的第二部分 （i）第二电源电压和（ii）下拉信号，其中所述第一和第二电路由通常只能承受所述第二电源电压的晶体管实现。
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2.发明授权公开(公告)号：US06535445B1
公开(公告)日：2003-03-18
申请号：US09753695
申请日：2001-01-03
申请人： James W. Lutley
发明人： James W. Lutley
IPC分类号： G11C700
CPC分类号： G11C11/406
摘要： An apparatus configured to generate a signal used to refresh a memory cell in response to (i) a write signal, (ii) a global wordline signal, (iii) a block select signal, and (iv) one or more supply voltages.
摘要翻译： 响应于（i）写入信号，（ii）全局字线信号，（iii）块选择信号和（iv）一个或多个电源电压，生成用于刷新存储器单元的信号的装置。
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公开(公告)号：US06362668B1
公开(公告)日：2002-03-26
申请号：US09534411
申请日：2000-03-23
申请人： James W. Lutley , Neil P. Raftery
发明人： James W. Lutley , Neil P. Raftery
IPC分类号： H03B1900
摘要： An apparatus including a first circuit and a second circuit. The first circuit may be configured to generate one or more enable signals in response to a first control signal and a clock signal. The second circuit may be configured to generate an output signal in response to the one or more enable signals and the clock signal. The first circuit is configured to sample a frequency of the clock signal.
摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为响应于第一控制信号和时钟信号而产生一个或多个使能信号。 第二电路可以被配置为响应于一个或多个使能信号和时钟信号而产生输出信号。 第一电路被配置为对时钟信号的频率进行采样。
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公开(公告)号：US06404682B1
公开(公告)日：2002-06-11
申请号：US09876981
申请日：2001-06-08
IPC分类号： G11C700
CPC分类号： G11C8/00
摘要： An apparatus comprising a first register, a second register and a plurality of compare circuits. The first register may be configured to store a plurality of first address bits. The second register may be configured to store a plurality of second address bits. The plurality of compare circuits may each be configured to generate an output signal in response to one of said plurality of first address bits and one of said plurality of second address bits. The output signals are generally each at either (i) the same logic state or (ii), a don't care state.
摘要翻译： 一种装置，包括第一寄存器，第二寄存器和多个比较电路。 第一寄存器可以被配置为存储多个第一地址位。 第二寄存器可以被配置为存储多个第二地址位。 多个比较电路可以各自被配置为响应于所述多个第一地址位之一和所述多个第二地址位之一而产生输出信号。 输出信号通常分别为（i）相同的逻辑状态或（ii），无关状态。
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公开(公告)号：US06288948B1
公开(公告)日：2001-09-11
申请号：US09539903
申请日：2000-03-31
IPC分类号： G11C800
CPC分类号： G11C8/00
摘要： An apparatus comprising a first register, a second register and a plurality of compare circuits. The first register may be configured to store a plurality of first address bits. The second register may be configured to store a plurality of second address bits. The plurality of compare circuits may each be configured to generate an output signal in response to one of said plurality of first address bits and one of said plurality of second address bits. The output signals are generally each at either (i) the same logic state or (ii) a high-Z state.
摘要翻译： 一种装置，包括第一寄存器，第二寄存器和多个比较电路。 第一寄存器可以被配置为存储多个第一地址位。 第二寄存器可以被配置为存储多个第二地址位。 多个比较电路可以各自被配置为响应于所述多个第一地址位之一和所述多个第二地址位中的一个而产生输出信号。 输出信号通常各自处于（i）相同的逻辑状态或（ii）高Z状态。
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