公开(公告)号：US06577640B2

公开(公告)日：2003-06-10

申请号：US09920974

申请日：2001-08-01

申请人： Mack Mansouri ,  Daniel Stewart ,  Steven Rossi

发明人： Mack Mansouri ,  Daniel Stewart ,  Steven Rossi

IPC分类号： H04L1254

CPC分类号： H04N21/226 ,  H04N21/236

摘要： A format programmable hardware packetizer (110) receives real-time raw input data (125) from a multimedia data source (103) via an analog to digital converter (105) and a data encoder (120) gated by encoder interrupts (127). The real-time raw input data is buffered in an internal byte collector of the packetizer (110). A main CPU interrupt (117) is issued to the main processor (130) when a packet boundary code is received. The packetizer (110) formats the data according to a desired format selected on line (115) for dump to the main memory (140) while providing a managed, much lower level of interrupts to the main processor (130) on the CPU interrupt line (117). A plurality of hardware packetizers (110) can be deployed according to alternative constructions for efficient real time packetizing in various selected formats.

摘要翻译： 格式可编程硬件分组器（110）经由模数转换器（105）和由编码器中断（127）门控的数据编码器（120）从多媒体数据源（103）接收实时原始输入数据（125）。 实时原始输入数据被缓存在打包器（110）的内部字节收集器中。 当接收到分组边界码时，主CPU中断（117）被发送到主处理器（130）。 打包器（110）根据在线（115）上选择的期望格式将数据格式化，以转储到主存储器（140），同时向CPU中断线上的主处理器（130）提供被管理的，低得多的中断级别 （117）。 可以根据替代结构部署多个硬件打包器（110），以便以各种选择的格式进行有效的实时打包。

公开(公告)号：US5905757A

公开(公告)日：1999-05-18

申请号：US725871

申请日：1996-10-04

申请人： Thomas Kundmann ,  Mack Mansouri ,  Moshe Tarrab ,  Eran Pisek

发明人： Thomas Kundmann ,  Mack Mansouri ,  Moshe Tarrab ,  Eran Pisek

IPC分类号： H04L27/14 ,  G06F7/544 ,  G06F17/10 ,  H03H7/30 ,  H03M7/30 ,  H04B3/06 ,  H04B3/14 ,  H04B7/005 ,  H04L25/03 ,  H04L27/06 ,  H04L27/22

CPC分类号： H04L25/03178 ,  G06F7/5443

摘要： A filter co-processor within a Digital Signal Processor (DSP) takes advantage of the orthogonal nature of modulated signals during the equalization process. Since, after reception, only certain real/imaginary values of the received signal are useful for demodulation, the filter co-processor only processes those values to estimate the transmitted signal. By processing only those values useful for demodulation, the filter co-processor is able to process more information in a given amount of time, leading to increased processing when compared to the prior art.

摘要翻译： 数字信号处理器（DSP）中的滤波器协处理器在均衡处理期间利用调制信号的正交特性。 由于在接收之后，仅接收信号的某些实数/虚数值对于解调是有用的，所以滤波器协处理器仅处理这些值以估计发射信号。 通过只处理那些对于解调有用的值，滤波器协处理器能够在给定的时间量内处理更多的信息，导致与现有技术相比增加的处理。

公开(公告)号：US5715282A

公开(公告)日：1998-02-03

申请号：US643430

申请日：1996-05-08

申请人： Mack Mansouri ,  Richard Bontrager

发明人： Mack Mansouri ,  Richard Bontrager

IPC分类号： H04B1/10 ,  H04B7/005

CPC分类号： H04B7/005 ,  H04B1/1027

摘要： An apparatus for use in a receiver (100) of a wireless communication system is provided. The apparatus comprises a first filter (340) having a first cutoff frequency, a second filter (350) having a second cutoff frequency, a first data bit estimator (360) coupled to the first filter (340), a second data bit estimator (361) coupled to the second filter (350), a third data bit estimator (363), and decision logic (370) dynamically selecting one of the first and second filters based on a first bit count from the first data bit estimator (360), a second bit count from the second data bit estimator (361), and a third bit count from the third data bit estimator (363).

摘要翻译： 提供一种在无线通信系统的接收机（100）中使用的装置。 该装置包括具有第一截止频率的第一滤波器（340），具有第二截止频率的第二滤波器（350），耦合到第一滤波器（340）的第一数据比特估计器（360），第二数据比特估计器 361），第三数据位估计器（363）和决定逻辑（370），基于来自第一数据位估计器（360）的第一位计数动态地选择第一和第二滤波器之一， ，来自第二数据位估计器（361）的第二位计数，以及来自第三数据位估计器（363）的第三位计数。