公开(公告)号：US20150331043A1

公开(公告)日：2015-11-19

申请号：US14279007

申请日：2014-05-15

申请人： Manoj R. Sastry ,  Enrico D. Carrieri ,  Michael Neve de Mevergnies ,  Ioannis T. Schoinas ,  Michael J. Wiznerowicz

发明人： Manoj R. Sastry ,  Enrico D. Carrieri ,  Michael Neve de Mevergnies ,  Ioannis T. Schoinas ,  Michael J. Wiznerowicz

IPC分类号： G01R31/3177 ,  G06F21/76

CPC分类号： G06F21/76 ,  G01R31/31705 ,  G01R31/3177 ,  G06F21/31

摘要： A system on chip (SOC) includes a policy generator to identify lifecycle data that identifies a lifecycle of the SOC and identify authentication data that identifies a particular user that is to debug the SoC. A particular policy is determined based on the lifecycle and identification of the particular user, and policy data is sent to at least one block of the SoC, the policy data identifying the particular policy. Debug access at the block is based on the particular policy.

摘要翻译： 片上系统（SOC）包括一个策略生成器，用于识别识别SOC的生命周期的生命周期数据，并识别识别要调试SoC的特定用户的认证数据。 特定策略基于特定用户的生命周期和标识来确定，策略数据被发送到SoC的至少一个块，该策略数据标识特定策略。 该块的调试访问是基于特定策略。

公开(公告)号：US08745455B2

公开(公告)日：2014-06-03

申请号：US12952822

申请日：2010-11-23

申请人： Ruben Ramirez ,  Michael J. Wiznerowicz ,  Sean T. Baartmans ,  Jason G. Sandri

发明人： Ruben Ramirez ,  Michael J. Wiznerowicz ,  Sean T. Baartmans ,  Jason G. Sandri

IPC分类号： G06F11/00

CPC分类号： G01R31/3177 ,  G06F11/25

摘要： In one embodiment, the present invention is directed to a logic analyzer such as may be implemented on a system-on-chip or another semiconductor device. The analyzer can include multiple lanes each having a filter to receive and filter debug data, a compressor to compress the debug data passed by the filter, a buffer, and a controller to store the compressed debug data into the buffer, where the compressed debug data can be stored without timing information. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明涉及诸如可以在片上系统或其它半导体器件上实现的逻辑分析器。 分析器可以包括多个通道，每个通道具有用于接收和过滤调试数据的过滤器，用于压缩由过滤器传递的调试数据的压缩器，缓冲器和控制器，用于将压缩调试数据存储到缓冲器中，其中压缩的调试数据 可以存储没有定时信息。 描述和要求保护其他实施例。

公开(公告)号：US20120131404A1

公开(公告)日：2012-05-24

申请号：US12952822

申请日：2010-11-23

申请人： Ruben Ramirez ,  Michael J. Wiznerowicz ,  Sean T. Baartmans ,  Jason G. Sandri

发明人： Ruben Ramirez ,  Michael J. Wiznerowicz ,  Sean T. Baartmans ,  Jason G. Sandri

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G01R31/3177 ,  G06F11/25

摘要： In one embodiment, the present invention is directed to a logic analyzer such as may be implemented on a system-on-chip or another semiconductor device. The analyzer can include multiple lanes each having a filter to receive and filter debug data, a compressor to compress the debug data passed by the filter, a buffer, and a controller to store the compressed debug data into the buffer, where the compressed debug data can be stored without timing information. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明涉及诸如可以在片上系统或其它半导体器件上实现的逻辑分析器。 分析器可以包括多个通道，每个通道具有用于接收和过滤调试数据的过滤器，用于压缩由过滤器传递的调试数据的压缩器，缓冲器和控制器，用于将压缩调试数据存储到缓冲器中，其中压缩的调试数据 可以存储没有定时信息。 描述和要求保护其他实施例。