公开(公告)号：US5469081A

公开(公告)日：1995-11-21

申请号：US292142

申请日：1994-08-08

申请人： Satomi Horita ,  Yasushi Aoki ,  Masahiro Wakana ,  Hiroshi Okamoto ,  Kiyohiko Chiba ,  Shizue Daikoku

发明人： Satomi Horita ,  Yasushi Aoki ,  Masahiro Wakana ,  Hiroshi Okamoto ,  Kiyohiko Chiba ,  Shizue Daikoku

IPC分类号： H03K19/017 ,  H03K19/0175 ,  H03K19/0185

CPC分类号： H03K19/018507

摘要： An interconnection circuit having a circuit portion which is provided in one of two integrated semiconductors to be connected, for limiting the amplitude in voltage of the signal output from said one circuit, and another circuit portion which is provided in the other one of the two circuits, for discriminating the logic level of the signal input thereinto based on a threshold level set at an intermediate level between said amplitude. The amplitude of the logic signal transferred across the two circuits is thus compressed, thereby deereasing delay time for the signal to transfer between the two circuits.

摘要翻译： 一种互连电路，具有设置在要连接的两个集成半导体中的一个中的电路部分，用于限制从所述一个电路输出的信号的电压幅度，以及设置在两个电路中的另一个中的另一个电路部分 用于基于在所述幅度之间的中间电平设置的阈值电平来区分其中输入的信号的逻辑电平。 因此，两个电路之间传输的逻辑信号的幅度被压缩，从而消除了在两个电路之间传输信号的延迟时间。