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    Generation of readable hierarchical path identifiers
    1.
    发明授权
    Generation of readable hierarchical path identifiers 有权
    生成可读分层路径标识符

    公开(公告)号：US08661329B1

    公开(公告)日：2014-02-25

    申请号：US12732110

    申请日：2010-03-25

    申请人： Mark Ari Teper ,  Przemek Guzy ,  Steven Caranci

    发明人： Mark Ari Teper ,  Przemek Guzy ,  Steven Caranci

    IPC分类号： G06F3/00

    CPC分类号： G06F17/5045

    摘要： A system evaluates a hierarchical name set such as names produced by hardware descriptor language (HDL) synthesis and generates shorter, unambiguous names for each of the hierarchical names in the name set. A directed graph and/or a tree is generated using a hierarchical name set. Each name is evaluated using the directed graph and/or tree to identify hierarchical components or tokens of the name required in the short name. Name length can be reduced even in a system having large numbers of common hierarchies.

    摘要翻译： 系统评估诸如由硬件描述符语言（HDL）合成产生的名称的分层名称集合，并为名称集中的每个分层名称生成更短，明确的名称。 使用分层名称集生成有向图和/或树。 使用有向图和/或树来评估每个名称，以标识短名称中所要求的名称的分层组件或令牌。 即使在具有大量共同层次结构的系统中，也可以减少名称长度。

    Performance Visualization of Delay in Circuit Design
    2.
    发明申请
    Performance Visualization of Delay in Circuit Design 失效
    电路设计延迟的性能可视化

    公开(公告)号：US20080216034A1

    公开(公告)日：2008-09-04

    申请号：US12101088

    申请日：2008-04-10

    申请人： Przemek Guzy ,  Steven Caranci

    发明人： Przemek Guzy ,  Steven Caranci

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031

    摘要： Methods are provided for presenting delay characteristics of a circuit design. The methods acquire routing delay data and logic delay data for each of a number of paths within the circuit design. In one method, a scatterplot of the routing delay data versus the logic delay data for each of the paths is generated and rendered. In another method, the paths are specified as being associated with modules within the circuit design. In this method, a histogram plot of the paths within each module is generated, wherein the paths within each module are identified as being dominated by routing delay or logic delay. In another embodiment, a connectivity diagram is generated to convey an amount of connectivity within modules and between modules. Each of the methods can be implemented as program instructions on a computer readable medium.

    摘要翻译： 提供了用于呈现电路设计的延迟特性的方法。 该方法为电路设计中的多个路径中的每一个获取路由延迟数据和逻辑延迟数据。 在一种方法中，生成并渲染路由延迟数据与每个路径的逻辑延迟数据的散点图。 在另一种方法中，将路径指定为与电路设计中的模块相关联。 在该方法中，生成每个模块内的路径的直方图，其中每个模块内的路径被识别为由路由延迟或逻辑延迟支配。 在另一个实施例中，生成连接图以传送模块内和模块之间的连接量。 每个方法可以被实现为计算机可读介质上的程序指令。

    Graphical block-based design exploration tool
    3.
    发明授权
    Graphical block-based design exploration tool 有权
    基于图形块的设计探索工具

    公开(公告)号：US08407645B1

    公开(公告)日：2013-03-26

    申请号：US12354580

    申请日：2009-01-15

    申请人： Steven Caranci ,  Alexander Grbic ,  Mark Ari Teper

    发明人： Steven Caranci ,  Alexander Grbic ,  Mark Ari Teper

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045

    摘要： A graphical block-based design exploration tool displays multiple views of a chip design. These views may include a logical view, physical view, hierarchy view, and a timing display view, displayed side-by-side or sequentially with or without animation. Various entities and their relationships to each other are displayed in these different view arrangements to allow a user to quickly grasp the entire design and to perform design techniques such as partitioning and floor planning. The display properties are user configurable to organize the information based on user preferences.

    摘要翻译： 基于图形块的设计探索工具可显示芯片设计的多个视图。 这些视图可以包括逻辑视图，物理视图，层次结构视图和时序显示视图，并排显示或者依次显示或不带动画。 各种实体及其彼此之间的关系以这些不同的视图布置显示，以允许用户快速掌握整个设计并执行诸如分区和平面布置的设计技术。 显示属性是用户可配置的，以根据用户偏好来组织信息。

    Performance visualization of delay in circuit design
    5.
    发明授权
    Performance visualization of delay in circuit design 失效
    电路设计延迟的性能可视化

    公开(公告)号：US07657857B2

    公开(公告)日：2010-02-02

    申请号：US12101088

    申请日：2008-04-10

    申请人： Przemek Guzy ,  Steven Caranci

    发明人： Przemek Guzy ,  Steven Caranci

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031

    摘要： Methods are provided for presenting delay characteristics of a circuit design. The methods acquire routing delay data and logic delay data for each of a number of paths within the circuit design. In one method, a scatterplot of the routing delay data versus the logic delay data for each of the paths is generated and rendered. In another method, the paths are specified as being associated with modules within the circuit design. In this method, a histogram plot of the paths within each module is generated, wherein the paths within each module are identified as being dominated by routing delay or logic delay. In another embodiment, a connectivity diagram is generated to convey an amount of connectivity within modules and between modules. Each of the methods can be implemented as program instructions on a computer readable medium.

    摘要翻译： 提供了用于呈现电路设计的延迟特性的方法。 该方法为电路设计中的多个路径中的每一个获取路由延迟数据和逻辑延迟数据。 在一种方法中，生成并渲染路由延迟数据与每个路径的逻辑延迟数据的散点图。 在另一种方法中，将路径指定为与电路设计中的模块相关联。 在该方法中，生成每个模块内的路径的直方图，其中每个模块内的路径被识别为由路由延迟或逻辑延迟支配。 在另一个实施例中，生成连接图以传送模块内和模块之间的连接量。 每个方法可以被实现为计算机可读介质上的程序指令。