公开(公告)号：US08122169B2

公开(公告)日：2012-02-21

申请号：US12768473

申请日：2010-04-27

申请人： Ryuji Kojima ,  Tadahito Miura ,  Yoshikazu Tsuzuki ,  Shinichirou Nakajima ,  Daishi Kawabata ,  Hiroki Abukawa

发明人： Ryuji Kojima ,  Tadahito Miura ,  Yoshikazu Tsuzuki ,  Shinichirou Nakajima ,  Daishi Kawabata ,  Hiroki Abukawa

IPC分类号： G06F3/00

CPC分类号： G06F13/4059

摘要： A data buffer device includes: a tag value generation circuit that generates a tag value; a first buffer that stores first priority data; a second buffer that stores second priority data; and a data output circuit that outputs the first priority data or the second priority data, wherein the tag value generation circuit sets a tag value for the following second input data to a second tag value which differs from a first tag value for second preceding input data, and sets a tag value of the following first input data to a fourth tag value that is the same as a third tag value for the first preceding input data, and wherein the data output circuit outputs the first priority data or the second priority data in a first mode based on the tag values and outputs the first priority data earlier in a second mode.

摘要翻译： 数据缓冲装置包括：生成标签值的标签值生成电路; 存储第一优先级数据的第一缓冲器; 存储第二优先级数据的第二缓冲器; 以及数据输出电路，其输出第一优先级数据或第二优先级数据，其中，标签值生成电路将随后的第二输入数据的标签值设置为与第二先前输入数据的第一标签值不同的第二标签值 并且将下列第一输入数据的标签值设置为与第一先前输入数据的第三标签值相同的第四标签值，并且其中数据输出电路输出第一优先级数据或第二优先级数据 基于所述标签值的第一模式，并且以第二模式提前输出所述第一优先级数据。

公开(公告)号：US06825705B2

公开(公告)日：2004-11-30

申请号：US10457560

申请日：2003-06-10

申请人： Akio Kato ,  Masami Iwamoto ,  Hirokazu Asami ,  Tadahito Miura

发明人： Akio Kato ,  Masami Iwamoto ,  Hirokazu Asami ,  Tadahito Miura

IPC分类号： H03K300

CPC分类号： G06F1/06 ,  G06F1/12 ,  H03K5/135 ,  H03K2005/00247

摘要： A clock generation apparatus includes a first clock generation circuit which generates a clock signal by making state transition in synchronization with a master clock signal after exiting from a predetermined state in response to a timing signal supplied from an exterior of the apparatus, a counter which counts clock pulses of the master clock signal after exiting from a reset state in response to the timing signal, and a reset circuit which resets the counter and sets the first clock generation circuit in the predetermined state in response to the count of the counter reaching a first predetermined value.

摘要翻译： 时钟生成装置包括：第一时钟生成电路，其响应于从设备的外部提供的定时信号，在从预定状态退出之后，与主时钟信号同步地进行状态转换来生成时钟信号;计数器，其计数 响应于定时信号从复位状态退出主时钟信号的时钟脉冲;以及复位电路，其复位计数器，并且响应于计数器的计数达到第一时钟，将第一时钟产生电路设置在预定状态 预定值。

公开(公告)号：US20100281193A1

公开(公告)日：2010-11-04

申请号：US12768473

申请日：2010-04-27

申请人： Ryuji KOJIMA ,  Tadahito Miura ,  Yoshikazu Tsuzuki ,  Shinichirou Nakajima ,  Daishi Kawabata ,  Hiroki Abukawa

发明人： Ryuji KOJIMA ,  Tadahito Miura ,  Yoshikazu Tsuzuki ,  Shinichirou Nakajima ,  Daishi Kawabata ,  Hiroki Abukawa

IPC分类号： G06F13/00

CPC分类号： G06F13/4059

摘要： A data buffer device includes: a tag value generation circuit that generates a tag value; a first buffer that stores first priority data; a second buffer that stores second priority data; and a data output circuit that outputs the first priority data or the second priority data, wherein the tag value generation circuit sets a tag value for the following second input data to a second tag value which differs from a first tag value for second preceding input data, and sets a tag value of the following first input data to a fourth tag value that is the same as a third tag value for the first preceding input data, and wherein the data output circuit outputs the first priority data or the second priority data in a first mode based on the tag values and outputs the first priority data earlier in a second mode.

摘要翻译： 数据缓冲装置包括：生成标签值的标签值生成电路; 存储第一优先级数据的第一缓冲器; 存储第二优先级数据的第二缓冲器; 以及数据输出电路，其输出第一优先级数据或第二优先级数据，其中，标签值生成电路将随后的第二输入数据的标签值设置为与第二先前输入数据的第一标签值不同的第二标签值 并且将下列第一输入数据的标签值设置为与第一先前输入数据的第三标签值相同的第四标签值，并且其中数据输出电路输出第一优先级数据或第二优先级数据 基于所述标签值的第一模式，并且以第二模式提前输出所述第一优先级数据。