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    Method for integrated circuit design and manufacture using diagonal minimum-width patterns
    1.
    发明授权
    Method for integrated circuit design and manufacture using diagonal minimum-width patterns 有权
    使用对角线最小宽度图案的集成电路设计和制造方法

    公开(公告)号：US08745555B2

    公开(公告)日：2014-06-03

    申请号：US12779031

    申请日：2010-05-12

    申请人： Akira Fujimura ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen

    发明人： Akira Fujimura ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen

    IPC分类号： H01L29/72

    CPC分类号： G06F17/5072 ,  G06F17/5077 ,  H01L27/0207 ,  H01L27/11

    摘要： Methods for designing and manufacturing an integrated circuit are disclosed, in which the physical design process for a standard cell or cells utilizes a preferred diagonal direction for minimum-width patterns on at least one layer, where the standard cell or cells are used in the layout of an integrated circuit. The methods also include forming the patterns on a photomask using model-based fracturing techniques with charged particle beam simulation, and forming the patterns on a substrate such a silicon wafer using the photomask and an optical lithographic process with directional illumination which is optimized for the preferred diagonal direction.

    摘要翻译： 公开了用于设计和制造集成电路的方法，其中标准单元或单元的物理设计过程在至少一层上利用最小宽度图案的优选对角线方向，其中在布局中使用标准单元或单元 的集成电路。 所述方法还包括使用基于压缩技术的带有带电粒子束模拟的基于模型的压裂技术在光掩模上形成图案，以及使用光掩模和光定向照明的光学方法在诸如硅晶片的衬底上形成图案，所述光刻工艺针对优选 对角方向。

    7-tracks standard cell library
    2.
    发明授权
    7-tracks standard cell library 失效
    7轨标准单元库

    公开(公告)号：US06938226B2

    公开(公告)日：2005-08-30

    申请号：US10346970

    申请日：2003-01-17

    申请人： Helena H. Nguyen ,  Larry L. Chau ,  Trang Pham ,  Tam Dinh Thanh Nguyen

    发明人： Helena H. Nguyen ,  Larry L. Chau ,  Trang Pham ,  Tam Dinh Thanh Nguyen

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045 ,  G06F17/5068

    摘要： A 7-track standard cell library having a layout architecture that is designed for fabrication technologies having design rules of 0.12 microns or smaller. The cells are laid out using a routing grid having horizontal and vertical grid spacings of 0.4 microns, such that the height of each 7-track standard cell is 2.8 microns (i.e., seven track spacings based on a horizontal grid spacing of 0.4 microns). Power rails are implemented using M1 structures. The seven-track cell height is divided into four tracks on the P-side and three tracks on the N-side. Complex cells include one internal connection line (structure) formed using the third metal layer (M3) that is introduced in a predetermined track (e.g., the second track from the top of the cell) to facilitate the seven-track layout.

    摘要翻译： 具有布局架构的7轨标准单元库，其设计用于具有0.12微米或更小的设计规则的制造技术。 使用具有0.4微米的水平和垂直网格间距的布线网格布置单元，使得每个7轨道标准单元的高度为2.8微米（即，基于0.4微米的水平网格间距的七个轨道间隔）。 电源轨使用M1结构实现。 七轨道单元高度分为P侧的四个轨道和N侧的三个轨道。 复合单元包括使用引入到预定轨道（例如，从单元的顶部的第二轨道）中的第三金属层（M3）形成的一个内部连接线（结构），以便于七轨布置。

    Cell projection charged particle beam lithography
    3.
    发明授权
    Cell projection charged particle beam lithography 有权
    模板设计和改善单元投影带电粒子束光刻的字符密度的方法

    公开(公告)号：US08426832B2

    公开(公告)日：2013-04-23

    申请号：US12552373

    申请日：2009-09-02

    申请人： Kenji Yoshida ,  Takashi Mitsuhashi ,  Shohei Matsushita ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen ,  Donald MacMillen ,  Akira Fujimura

    发明人： Kenji Yoshida ,  Takashi Mitsuhashi ,  Shohei Matsushita ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen ,  Donald MacMillen ,  Akira Fujimura

    IPC分类号： G03F1/00

    CPC分类号： G03F1/20 ,  B82Y10/00 ,  B82Y40/00 ,  H01J37/3174

    摘要： The present invention increases the number of characters available on a stencil for charged particle beam lithography. A stencil for charged particle beam lithography is disclosed, comprising two character projection (CP) characters, wherein the blanking areas for the two CP characters overlap. A stencil is also disclosed comprising two CP characters with one or more optional characters between the two characters, wherein the optional characters can form meaningful patterns on a surface only in combination with one of the two characters. A stencil is also disclosed wherein the blanking area of a CP character extends beyond the boundary of the stencil's available character area. Methods for design of the aforementioned stencils are also disclosed.

    摘要翻译： 本发明增加了用于带电粒子束光刻的模板上可用的字符数。 公开了一种用于带电粒子束光刻的模板，包括两个字符投影（CP）字符，其中两个CP字符的消隐区域重叠。 还公开了一种模板，其包括在两个字符之间具有一个或多个可选字符的两个CP字符，其中可选字符可以仅在两个字符中的一个组合上在表面上形成有意义的图案。 还公开了一种模板，其中CP字符的消隐区域延伸超出模版的可用字符区域的边界。 还公开了上述模板的设计方法。

    METHOD FOR INTEGRATED CIRCUIT DESIGN AND MANUFACTURE USING DIAGONAL MINIMUM-WIDTH PATTERNS
    4.
    发明申请
    METHOD FOR INTEGRATED CIRCUIT DESIGN AND MANUFACTURE USING DIAGONAL MINIMUM-WIDTH PATTERNS 有权
    集成电路设计与制造方法使用对角最小宽度图案

    公开(公告)号：US20110278731A1

    公开(公告)日：2011-11-17

    申请号：US12779031

    申请日：2010-05-12

    申请人： Akira Fujimura ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen

    发明人： Akira Fujimura ,  Larry Lam Chau ,  Tam Dinh Thanh Nguyen

    IPC分类号： H01L23/48 ,  G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/5077 ,  H01L27/0207 ,  H01L27/11

    摘要： Methods for designing and manufacturing an integrated circuit are disclosed, in which the physical design process for a standard cell or cells utilizes a preferred diagonal direction for minimum-width patterns on at least one layer, where the standard cell or cells are used in the layout of an integrated circuit. The methods also include forming the patterns on a photomask using model-based fracturing techniques with charged particle beam simulation, and forming the patterns on a substrate such a silicon wafer using the photomask and an optical lithographic process with directional illumination which is optimized for the preferred diagonal direction.

    摘要翻译： 公开了用于设计和制造集成电路的方法，其中标准单元或单元的物理设计过程在至少一层上利用最小宽度图案的优选对角线方向，其中在布局中使用标准单元或单元 的集成电路。 所述方法还包括使用基于压缩技术的带有带电粒子束模拟的基于模型的压裂技术在光掩模上形成图案，以及使用光掩模和光定向照明的光学方法在诸如硅晶片的衬底上形成图案，所述光刻工艺针对优选 对角方向。