公开(公告)号：US5535170A

公开(公告)日：1996-07-09

申请号：US439558

申请日：1995-05-11

申请人： Yukinaga Imamura ,  Kazuya Yamanaka ,  Shiro Hosotani ,  Minobu Yazawa

发明人： Yukinaga Imamura ,  Kazuya Yamanaka ,  Shiro Hosotani ,  Minobu Yazawa

IPC分类号： G06F12/04 ,  G06F5/10 ,  G11C7/00 ,  G11C7/10 ,  G11C8/04 ,  G11C11/401 ,  G11C11/405 ,  G11C8/00

CPC分类号： G11C7/1018 ,  G11C8/04

摘要： y memory blocks are connected in series. A row select signal is output to each memory block from a row address pointer corresponding to a plurality of memory circuits in one memory block. Similarly, a column select signal is output to each memory block from a column address pointer corresponding to a plurality of memory circuits in one memory block. Therefore, the same row and column select signals are applied to each memory block, whereby data is sequentially input/output for every memory block. Thus, the circuit complexity of the row and column address pointers can be reduced.

摘要翻译： y内存块串联连接。 行选择信号从与一个存储器块中的多个存储器电路对应的行地址指针输出到每个存储器块。 类似地，列选择信号从与一个存储器块中的多个存储器电路相对应的列地址指针输出到每个存储器块。 因此，对每个存储块应用相同的行和列选择信号，从而每个存储器块依次输入/输出数据。 因此，可以减少行和列地址指针的电路复杂度。