公开(公告)号：US20050138338A1

公开(公告)日：2005-06-23

申请号：US10737760

申请日：2003-12-18

申请人： Avinash Sodani ,  Stephan Jourdan ,  Samie Samaan

发明人： Avinash Sodani ,  Stephan Jourdan ,  Samie Samaan

IPC分类号： G06F9/00 ,  G06F9/38

CPC分类号： G06F9/3824 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3857

摘要： Embodiments of the present invention relate to a system and method for implementing functions of a register translation table of a computer processor, with reduced area requirements as compared to known arrangements.

摘要翻译： 本发明的实施例涉及一种用于实现计算机处理器的寄存器转换表的功能的系统和方法，与已知布置相比，其面积要求减小。

公开(公告)号：US20060230228A1

公开(公告)日：2006-10-12

申请号：US11100273

申请日：2005-04-06

申请人： Samie Samaan ,  Avinash Sodani

发明人： Samie Samaan ,  Avinash Sodani

IPC分类号： G06F12/00

CPC分类号： G06F12/123

摘要： A system may include M cache entries, each of the M cache entries to transmit a signal indicating a read from or a write to the cache entry and comprising a data register and a memory address register, and K layers of decision cells, where K=log2M. The K layers M/2 decision cells of a first layer to indicate the other one of the respective two of the M cache entries and to transmit a hit signal in response to the signal, a second layer of M/4 decision cells to enable the other one of the respective two of the M/2 decision cells of the first layer and transmit a second hit signal in response to the signal, a (K-1)th layer of two decision cells to enable the other one of the respective two decision cells of the (K-2)th layer and transmit a third hit signal in response to the second hit signal, and a Kth layer of a root decision cell to enable the other one of the respective two decision cells of the (K-1)th layer in response to the third hit signal.

摘要翻译： 系统可以包括M个高速缓存条目，M个高速缓存条目中的每一个用于发送指示从高速缓存条目读取或写入的信号，并且包括数据寄存器和存储器地址寄存器以及K层决策单元，其中K = 日志2 M。 第一层的K层M / 2决定单元指示M个高速缓存条目中相应两个的另一个，并且响应于该信号发送命中信号，第二层M / 4个决定单元， 第一层的M / 2个决定单元中的相应两个中的另一个，并且响应于该信号发送第二命中信号，两个决定单元的第（K-1）层，以使得相应的两个 （K-2）层的决策单元，并且响应于第二命中信号发送第三命中信号，以及根决策单元的第K层，以使得（K-2）层的相应两个决定单元中的另一个能够执行， 1）层响应于第三命中信号。

公开(公告)号：US20050138297A1

公开(公告)日：2005-06-23

申请号：US10743141

申请日：2003-12-23

申请人： Avinash Sodani ,  Per Hammarlund ,  Samie Samaan ,  Kurt Kreitzer ,  Tom Fletcher

发明人： Avinash Sodani ,  Per Hammarlund ,  Samie Samaan ,  Kurt Kreitzer ,  Tom Fletcher

IPC分类号： G06F9/30 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F9/30138 ,  G06F12/0875 ,  Y02D10/13

摘要： Embodiments of the present invention relate to a system and method for associating a register file cache with a register file in a computer processor.

摘要翻译： 本发明的实施例涉及一种用于将寄存器文件高速缓存与计算机处理器中的寄存器文件相关联的系统和方法。