公开(公告)号：US06150839A

公开(公告)日：2000-11-21

申请号：US504468

申请日：2000-02-16

申请人： Bernard J. New ,  Robert Anders Johnson ,  Ralph Wittig ,  Sundarajarao Mohan

发明人： Bernard J. New ,  Robert Anders Johnson ,  Ralph Wittig ,  Sundarajarao Mohan

IPC分类号： H03K19/177

CPC分类号： H03K19/17752 ,  H03K19/17756 ,  H03K19/1776 ,  H03K19/17796

摘要： A field programmable gate array (FPGA) which includes first and second arrays of configurable logic blocks, and first and second configuration cache memories coupled to the first and second arrays of configurable logic blocks, respectively. The first configuration cache memory array can either store values for reconfiguring the first array of configurable logic blocks, or operate as a RAM. Similarly, the second configuration cache array can either store values for reconfiguring the second array of configurable logic blocks, or operate as a RAM. The first configuration cache memory array and the second configuration cache memory array are independently controlled, such that partial reconfiguration of the FPGA can be accomplished. In addition, the second configuration cache memory array can store values for reconfiguring the first (rather than the second) array of configurable logic blocks, thereby providing a second-level reconfiguration cache memory.

摘要翻译： 包括可配置逻辑块的第一和第二阵列的现场可编程门阵列（FPGA），以及分别耦合到可配置逻辑块的第一和第二阵列的第一和第二配置高速缓存存储器。 第一配置高速缓存存储器阵列可以存储重新配置第一阵列可配置逻辑块的值，或者作为RAM操作。 类似地，第二配置高速缓存阵列可以存储重新配置第二可配置逻辑块阵列的值，或者作为RAM操作。 独立地控制第一配置高速缓冲存储器阵列和第二配置高速缓存存储器阵列，使得可以实现FPGA的部分重新配置。 此外，第二配置高速缓存存储器阵列可以存储重新配置可配置逻辑块的第一（而不是第二）阵列的值，从而提供第二级重配置高速缓冲存储器。