公开(公告)号：US20110252258A1

公开(公告)日：2011-10-13

申请号：US12904782

申请日：2010-10-14

申请人： Chae Seok IM ,  Shi Hwa LEE ,  Seung Won LEE ,  Jae Don LEE ,  Min Kyu JEONG

发明人： Chae Seok IM ,  Shi Hwa LEE ,  Seung Won LEE ,  Jae Don LEE ,  Min Kyu JEONG

IPC分类号： G06F1/32 ,  G06F12/00

CPC分类号： G06F1/3203 ,  G06F1/3287 ,  Y02D10/171

摘要： Provided is a hardware acceleration apparatus, method and computer-readable medium efficiently processing multi-core synchronization. A processor core that fails to acquire a lock variable may be switched to a low power sleep mode and a waste of power may be reduced. Additionally, when a lock variable is returned, a wakeup signal may be transmitted to a processor core operated in the low power sleep mode, and the processor core may be activated.

摘要翻译： 提供了一种有效处理多核同步的硬件加速装置，方法和计算机可读介质。 不能获取锁定变量的处理器核心可以切换到低功率睡眠模式，并且可能减少功率的浪费。 此外，当返回锁定变量时，可以将唤醒信号发送到以低功率睡眠模式操作的处理器核心，并且可以激活处理器核心。