公开(公告)号：US20100226442A1

公开(公告)日：2010-09-09

申请号：US12399525

申请日：2009-03-06

申请人： Chan-Shih Lin ,  Yin-Her Su

发明人： Chan-Shih Lin ,  Yin-Her Su

IPC分类号： H04N7/26

CPC分类号： H04N19/423 ,  H04N19/44 ,  H04N19/61

摘要： A bit-stream buffer controller for a video decoder includes a first FIFO, a second FIFO, and an interrupt controller. The first FIFO is configured to store an input bit-stream. The second FIFO is configured to store a payload extracted from the input bit-stream. The interrupt controller is configured to generate an interrupt signal according to a fullness status of the first FIFO and the second FIFO such that the video decoder may be switched to load the payload without checking the fullness status each time the payload is loaded.

摘要翻译： 用于视频解码器的比特流缓冲器控制器包括第一FIFO，第二FIFO和中断控制器。 第一个FIFO被配置为存储输入比特流。 第二FIFO被配置为存储从输入比特流提取的有效载荷。 所述中断控制器被配置为根据所述第一FIFO和所述第二FIFO的丰满状态产生中断信号，使得所述视频解码器可以在每次所述有效负载被加载时检查所述有效负载而不检查所述充满状态。

公开(公告)号：US08194755B2

公开(公告)日：2012-06-05

申请号：US12399525

申请日：2009-03-06

申请人： Chan-Shih Lin ,  Yin-Her Su

发明人： Chan-Shih Lin ,  Yin-Her Su

IPC分类号： H04B1/00 ,  H04N1/64

CPC分类号： H04N19/423 ,  H04N19/44 ,  H04N19/61

摘要： A bit-stream buffer controller for a video decoder includes a first FIFO, a second FIFO, and an interrupt controller. The first FIFO is configured to store an input bit-stream. The second FIFO is configured to store a payload extracted from the input bit-stream. The interrupt controller is configured to generate an interrupt signal according to a fullness status of the first FIFO and the second FIFO such that the video decoder may be switched to load the payload without checking the fullness status each time the payload is loaded.

摘要翻译： 用于视频解码器的比特流缓冲器控制器包括第一FIFO，第二FIFO和中断控制器。 第一个FIFO被配置为存储输入比特流。 第二FIFO被配置为存储从输入比特流提取的有效载荷。 所述中断控制器被配置为根据所述第一FIFO和所述第二FIFO的丰满度状态产生中断信号，使得所述视频解码器可以在每次所述有效载荷被加载时检查所述有效负载而不检查所述充满状态。