公开(公告)号：US5929619A

公开(公告)日：1999-07-27

申请号：US64712

申请日：1998-04-22

申请人： Cheng Hsi Chin ,  George J. Chen

发明人： Cheng Hsi Chin ,  George J. Chen

IPC分类号： H02J7/14 ,  H02P9/30 ,  G05F1/40

CPC分类号： H02J7/1446 ,  H02P9/305 ,  Y02T10/92

摘要： A voltage regulator having improved noise immunity includes a reference counter, a digital reference generator coupled to the reference generator, a comparator coupled to the digital reference generator, a load response control circuit coupled to the comparator output, a digital pulse width memory circuit coupled the load response control output, and a digital pulse width timer circuit coupled to the pulse width memory output and to the load response control circuit, wherein the digital pulse width timer circuit and the digital pulse width memory circuit each have greater digital resolution than the digital reference generator.

摘要翻译： 具有改进的抗噪声能力的电压调节器包括参考计数器，耦合到参考发生器的数字参考发生器，耦合到数字参考发生器的比较器，耦合到比较器输出的负载响应控制电路， 负载响应控制输出以及耦合到脉宽存储器输出和负载响应控制电路的数字脉冲宽度定时器电路，其中数字脉宽定时器电路和数字脉宽存储电路各自具有比数字参考值更大的数字分辨率 发电机。

公开(公告)号：US07797658B2

公开(公告)日：2010-09-14

申请号：US11876688

申请日：2007-10-22

申请人： George J. Chen ,  Darryl J. Gove ,  Robert E. Mains

发明人： George J. Chen ,  Darryl J. Gove ,  Robert E. Mains

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5031

摘要： A method and apparatus for executing multithreaded algorithm to provide static timing analysis of a chip design includes analyzing a chip design to identify various components and nodes associated with the components. A node tree is built with a plurality of nodes. The node tree identifies groups of nodes that are available in different levels. A size of node grouping for a current level is determined by looking up the node tree. Testing data for parallel processing of different size of node groupings using varied thread counts is compiled. An optimum thread count for the current level based on the size of node grouping in the node tree is identified from compiled testing data. Dynamic parallel processing of nodes in the current level is performed using the number of threads identified by the optimum thread count. An acceptable design of the chip is determined by the dynamic parallel processing.

摘要翻译： 用于执行多线程算法以提供芯片设计的静态时序分析的方法和装置包括分析芯片设计以识别与组件相关联的各种组件和节点。 节点树用多个节点构建。 节点树识别不同级别可用的节点组。 通过查找节点树来确定当前级别的节点分组大小。 编译使用不同线程计数的不同大小节点组并行处理的测试数据。 根据编译的测试数据识别基于节点树中节点分组大小的当前级别的最优线程数。 使用由最优线程计数识别的线程数来执行当前级别的节点的动态并行处理。 芯片的可接受设计由动态并行处理决定。

公开(公告)号：US07051305B1

公开(公告)日：2006-05-23

申请号：US10832760

申请日：2004-04-27

申请人： Hien T. Ha ,  George J. Chen ,  Robert E. Mains

发明人： Hien T. Ha ,  George J. Chen ,  Robert E. Mains

IPC分类号： G06F17/50 ,  G01R27/26 ,  G01R27/28

CPC分类号： G06F17/5031

摘要： A method of estimating delay which includes configuring a first signal path and second signal path such that the first signal path is a victim signal path and the second signal path is an aggressor signal path, calculating Miller factors between the victim signal path and the aggressor signal path for a plurality of edge combinations between a victim signal edge and an aggressor signal edge, and using the Miller factors to perform a timing analysis.

摘要翻译： 一种估计延迟的方法，包括配置第一信号路径和第二信号路径，使得第一信号路径是受害信号路径，第二信号路径是侵略者信号路径，计算受害信号路径与侵扰信号之间的米勒因子 路径，用于在受害者信号边缘和侵略者信号边缘之间的多个边缘组合，并且使用米勒因子来执行时序分析。

公开(公告)号：US08799842B2

公开(公告)日：2014-08-05

申请号：US13608012

申请日：2012-09-10

申请人： Bogdan Tutuianu ,  George J. Chen

发明人： Bogdan Tutuianu ,  George J. Chen

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5077 ,  G06F2217/62 ,  G06F2217/82

摘要： Systems, methods, and other embodiments associated with analyzing interconnects for global wires of a circuit are described. In one embodiment, for a target wire in a circuit design, a method includes determining an inductance value and a capacitance value for parallel wires to the target wire. The method then calculates a second capacitance value for non-parallel wires to the target wire and calculates an estimated inductance value for the non-parallel wires based on the second capacitance value. A circuit model for the target wire may then be generated using the inductance and capacitance values.

摘要翻译： 描述了与分析电路的全局线的互连相关联的系统，方法和其他实施例。 在一个实施例中，对于电路设计中的目标线，一种方法包括确定与目标线并联的电感值和电容值。 然后，该方法针对目标线的非平行线计算第二电容值，并基于第二电容值计算非并联线的估计电感值。 然后可以使用电感和电容值产生目标线的电路模型。

公开(公告)号：US20090327985A1

公开(公告)日：2009-12-31

申请号：US12147418

申请日：2008-06-26

申请人： George J. Chen ,  Gilda Garreton ,  Steven M. Rubin ,  Robert E. Mains

发明人： George J. Chen ,  Gilda Garreton ,  Steven M. Rubin ,  Robert E. Mains

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F2217/84

摘要： Various methods and apparatus for executing a multithreaded algorithm that performs a static timing analysis of an integrated circuit chip (chip) include logic for traversing the chip to identify a plurality of components (cells or nodes) within a chip circuit of the chip. A waveform graph is defined for the identified nodes. One or more virtual graphs are generated from the waveform graph. The plurality of nodes in the one or more virtual graphs are processed using multiple threads to obtain quadruplet of time domain dataset values representing the different modes of propagation for each node. A timing check is performed at an end node of the virtual graphs using the quadruplet of time domain dataset values to determine any timing violation within the chip design.

摘要翻译： 用于执行执行集成电路芯片（芯片）的静态时序分析的多线程算法的各种方法和装置包括用于遍历芯片以识别芯片的芯片电路内的多个组件（单元或节点）的逻辑。 为所识别的节点定义波形图。 从波形图生成一个或多个虚拟图形。 使用多个线程来处理一个或多个虚拟图形中的多个节点，以获得表示每个节点的不同传播模式的四倍数量的时域数据集值。 使用四分之一的时域数据集值在虚拟图形的末端节点执行定时检查，以确定芯片设计中的任何时序违规。

公开(公告)号：US20090106717A1

公开(公告)日：2009-04-23

申请号：US11876688

申请日：2007-10-22

申请人： George J. Chen ,  Darryl J. Gove ,  Robert E. Mains

发明人： George J. Chen ,  Darryl J. Gove ,  Robert E. Mains

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and apparatus for executing multithreaded algorithm to provide static timing analysis of a chip design includes analyzing a chip design to identify various components and nodes associated with the components. A node tree is built with a plurality of nodes. The node tree identifies groups of nodes that are available in different levels. A size of node grouping for a current level is determined by looking up the node tree. Testing data for parallel processing of different size of node groupings using varied thread counts is compiled. An optimum thread count for the current level based on the size of node grouping in the node tree is identified from compiled testing data. Dynamic parallel processing of nodes in the current level is performed using the number of threads identified by the optimum thread count. An acceptable design of the chip is determined by the dynamic parallel processing.

摘要翻译： 用于执行多线程算法以提供芯片设计的静态时序分析的方法和装置包括分析芯片设计以识别与组件相关联的各种组件和节点。 节点树用多个节点构建。 节点树识别不同级别可用的节点组。 通过查找节点树来确定当前级别的节点分组大小。 编译使用不同线程计数的不同大小节点组并行处理的测试数据。 根据编译的测试数据识别基于节点树中节点分组大小的当前级别的最优线程数。 使用由最优线程计数识别的线程数来执行当前级别的节点的动态并行处理。 芯片的可接受设计由动态并行处理决定。

公开(公告)号：US07376916B1

公开(公告)日：2008-05-20

申请号：US11111655

申请日：2005-04-20

申请人： Jo C. Ebergen ,  George J. Chen

发明人： Jo C. Ebergen ,  George J. Chen

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5045 ,  G06F17/5031 ,  G06F17/5036 ,  G06F2217/08

摘要： One embodiment of the present invention provides a system which performs a constrained optimization of circuit parameters. During operation, the system selects two circuit parameters associated with a circuit path, wherein the optimization is to be performed on the first circuit parameter while a limitation on second circuit parameter functions as a constraint on the optimization of the first circuit parameter. Next, the system generates objective functions which model the first circuit parameter and the second circuit parameter in terms of logical effort. The system then uses the objective functions to generate a constraint expression, wherein the constraint expression mathematically relates the optimization of the first circuit parameter to the constraint on the second circuit parameter. Next, the system computes a trade-off curve using the constraint expression. The system then computes transistor sizes for the circuit path based on a selected point from the trade-off curve.

摘要翻译： 本发明的一个实施例提供一种执行电路参数的约束优化的系统。 在操作期间，系统选择与电路路径相关联的两个电路参数，其中对第一电路参数执行优化，而对第二电路参数的限制用作对第一电路参数的优化的约束。 接下来，系统产生目标函数，其根据逻辑努力对第一电路参数和第二电路参数进行建模。 然后，系统使用目标函数来生成约束表达式，其中约束表达式在数学上将第一电路参数的优化与第二电路参数的约束相关联。 接下来，系统使用约束表达式计算权衡曲线。 然后，系统基于来自折衷曲线的选定点来计算电路路径的晶体管尺寸。