公开(公告)号：US20080258769A1

公开(公告)日：2008-10-23

申请号：US12060537

申请日：2008-04-01

申请人： Dirk Franger ,  Rolf Sautter ,  Tobias Werner ,  Pascal Witte

发明人： Dirk Franger ,  Rolf Sautter ,  Tobias Werner ,  Pascal Witte

IPC分类号： H03K19/00

CPC分类号： H03K17/005 ,  H03K19/0002 ,  H03K19/0013

摘要： A Tri-State circuit element (100) composed of Complementary Metal Oxide Semiconductor (CMOS)—devices is described. Said Tri-State circuit element (100) having a data signal input terminal (102) for receiving a data signal, an enable signal input terminal (104) for receiving an enable signal, and an output signal terminal (106) for providing an output signal. Furthermore a Tri-State-Multiplexer circuitry (300) composed of such Tri-State circuit elements (100) is described.

摘要翻译： 描述由互补金属氧化物半导体（CMOS）器件组成的三态电路元件（100）。 所述三态电路元件（100）具有用于接收数据信号的数据信号输入端（102），用于接收使能信号的使能信号输入端（104）和用于提供输出的输出信号端（106） 信号。 此外，描述了由这种三态电路元件（100）组成的三态复用器电路（300）。

公开(公告)号：US20090070723A1

公开(公告)日：2009-03-12

申请号：US11850704

申请日：2007-09-06

申请人： Dirk Franger ,  Pascal Witte ,  Armin Windschiegl

发明人： Dirk Franger ,  Pascal Witte ,  Armin Windschiegl

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F2217/14

摘要： The present invention relates to a method for generating a scan chain in a custom electronic circuit design with a plurality of storage elements. Said method comprises the steps of providing a schematic, propagating all scan inputs and all scan outputs of the storage elements to a top level of the design hierarchy, and declaring each scan input and each scan output on the top level as primary input and primary output, respectively. Said method comprises further the steps of adjusting a layout of the custom circuit according to the schematic, building up the scan chain according to a predetermined algorithm, and annotating the scan chain back into the schematic.

摘要翻译： 本发明涉及一种用于在具有多个存储元件的定制电子电路设计中产生扫描链的方法。 所述方法包括以下步骤：将存储元件的所有扫描输入和所有扫描输出的原理图传播到设计层级的顶层，并将顶层的每个扫描输入和每个扫描输出声明为主输入和主输出 ， 分别。 所述方法还包括根据原理图调整定制电路的布局的步骤，根据预定算法构建扫描链，并将扫描链注释到原理图中。

公开(公告)号：US20080054933A1

公开(公告)日：2008-03-06

申请号：US11850709

申请日：2007-09-06

申请人： Dirk Franger ,  Pascal Witte ,  Armin Windschiegl

发明人： Dirk Franger ,  Pascal Witte ,  Armin Windschiegl

IPC分类号： H03K19/00

CPC分类号： G01R31/318536 ,  G06F17/505

摘要： The present invention relates to a scan chain and related cell design structures in a custom electronic circuit design with a plurality of storage elements. All scan inputs and all scan outputs of the storage elements are propagated to a top level of the design hierarchy in design. Each scan input and each scan output on the top level is declared a primary input and primary output, respectively. Propagating all the inputs and outputs of the storage elements to this level improves the wireability of the scan chain.

摘要翻译： 本发明涉及具有多个存储元件的定制电子电路设计中的扫描链和相关单元设计结构。 存储元件的所有扫描输入和所有扫描输出在设计中传播到设计层次结构的顶层。 顶层的每个扫描输入和每个扫描输出分别被声明为主输入和主输出。 将存储元件的所有输入和输出传播到此级别可提高扫描链的可线性。