公开(公告)号：US5689659A

公开(公告)日：1997-11-18

申请号：US550043

申请日：1995-10-30

申请人： Donald L. Tietjen ,  Frank C. Galloway ,  Juan Guillermo Revilla ,  Nancy G. Woodbridge ,  David M. Menard ,  Ronny L. Arnold

发明人： Donald L. Tietjen ,  Frank C. Galloway ,  Juan Guillermo Revilla ,  Nancy G. Woodbridge ,  David M. Menard ,  Ronny L. Arnold

IPC分类号： G06F13/28 ,  G06F13/40 ,  G06F13/00

CPC分类号： G06F13/28 ,  G06F13/4018

摘要： A data processing system (10) having a bus controller (5) that uses a communication bus (22) which adapts to various system resources (7) and is capable of burst transfers. In one embodiment, the processor core (2) and system resources (7) supply control signals supplying required parameters of the next transfer. The bus controller is capable of transferring operands and/or instructions in incremental bursts from these system resources. Each transfer data burst has an associated unique access address where successive bytes of data are associated with sequential addresses and the burst increment equals the data port size. The burst capability is dependent on the ability of system resource (7) to burst data and can be inhibited with a transfer burst inhibit signal. The length of the desired data is controlled by a sizing signal from the core (2) or from cache and the increment size is supplied by the resource (7).

摘要翻译： 一种具有总线控制器（5）的数据处理系统（10），该总线控制器（5）使用适应各种系统资源（7）并且能够进行突发传输的通信总线（22）。 在一个实施例中，处理器核心（2）和系统资源（7）提供提供下一个传输的所需参数的控制信号。 总线控制器能够以这些系统资源的增量突发传送操作数和/或指令。 每个传输数据脉冲串具有相关联的唯一访问地址，其中连续的数据字节与顺序地址相关联，并且突发增量等于数据端口大小。 突发能力取决于系统资源（7）突发数据的能力，并且可以用传输突发禁止信号来禁止。 所需数据的长度由来自核心（2）或高速缓存的大小调整信号控制，增量大小由资源（7）提供。

公开(公告)号：US5649125A

公开(公告)日：1997-07-15

申请号：US550311

申请日：1995-10-30

申请人： Donald L. Tietjen ,  Frank C. Galloway ,  David M. Menard ,  Ronny L. Arnold ,  Nancy G. Woodbridge

发明人： Donald L. Tietjen ,  Frank C. Galloway ,  David M. Menard ,  Ronny L. Arnold ,  Nancy G. Woodbridge

IPC分类号： G06F13/42 ,  G06F13/40

CPC分类号： G06F13/4217

摘要： A data processing system (10) having a bus controller (5) and a multiplexed communication bus (22) and provides a portion of the valid address information during the data phase. In one embodiment, in response to an address extension control signal, the bus controller (5) allocates the communication bus (22) to provide the address extension on conductors not needed for data, reducing the need for address latch circuitry. In an alternate embodiment, the bus controller (5) provides burst transfers where the processor core (2) increments a portion of each address with each data in the burst. For such burst transfers, the length of the desired data is controlled by a sizing signal (42) from the core (2) or from cache and the increment size is supplied by the system resource (7).

摘要翻译： 一种具有总线控制器（5）和多路通信总线（22）的数据处理系统（10），并且在数据阶段期间提供有效地址信息的一部分。 在一个实施例中，响应于地址扩展控制信号，总线控制器（5）分配通信总线（22）以在数据不需要的导体上提供地址扩展，从而减少对地址锁存电路的需要。 在替代实施例中，总线控制器（5）提供突发传输，其中处理器核心（2）用突发中的每个数据递增每个地址的一部分。 对于这样的突发传送，期望数据的长度由来自核心（2）或高速缓存的尺寸信号（42）控制，并且增量大小由系统资源（7）提供。

公开(公告)号：US5872992A

公开(公告)日：1999-02-16

申请号：US519030

申请日：1995-08-24

申请人： Donald L. Tietjen ,  David M. Menard

发明人： Donald L. Tietjen ,  David M. Menard

IPC分类号： G06F13/42 ,  G06F13/00

CPC分类号： G06F13/4213

摘要： A bus interface unit within a processor ensures a delay period after the occurrence of a read operation to avoid bus contention on a multiplexed bus, When there is a requirement for a back-to-back read or write operation subsequent to the read bus cycle on a multiplexed bus it is important to allow devices, such as memory, sufficient time to reset after transmission of data. To avoid the bus contention problem that occurs after a read bus cycle, i.e, prevent a next address on the bus until the bus is in a tri-state condition, one embodiment inserts idle clock cycles subsequent to a read but not subsequent to a write, The present invention avoids bus contention on a multiplexed bus while providing flexibility in interfacing with a variety of memory devices, and providing a flexible processor design.

摘要翻译： 处理器内的总线接口单元确保在读操作发生之后的延迟时间，以避免多路复用总线上的总线争用。当需要在读总线周期之后进行背靠背读或写操作时 复用的总线重要的是允许诸如存储器的设备在传输数据之后有足够的时间来重置。 为了避免在读总线周期之后发生的总线争用问题，即，在总线处于三态条件之前，防止总线上的下一个地址，一个实施例在读取之后插入空闲时钟周期，但不在写入后 本发明避免了在多路复用总线上的总线争用，同时提供了与各种存储器件接口的灵活性，并且提供了灵活的处理器设计。