公开(公告)号：US20080040552A1

公开(公告)日：2008-02-14

申请号：US11832365

申请日：2007-08-01

申请人： Eiichi TSUIJI ,  Noaki Kawasaki ,  Kunio Yamaguchi ,  Kazunori Uemura ,  Ryouko Tamura

发明人： Eiichi TSUIJI ,  Noaki Kawasaki ,  Kunio Yamaguchi ,  Kazunori Uemura ,  Ryouko Tamura

IPC分类号： G06F12/08

CPC分类号： G06F11/2043 ,  G06F11/2038 ,  G06F11/2097 ,  G06F12/0844 ,  G06F12/0853

摘要： The occurrence of a failure in any of an operational processor and a standby processor is monitored, and when a failure occurs in the operational processor, switching to the standby processor is made. A cache memory of each processor has a plurality of ports through which data can be read and written simultaneously. A cache memory controller of the operational processor transfers an update for the cache memory to the cache memory of the standby processor by using a port different from the port used for updating. A cache memory controller of the standby processor writes the received update into the cache memory by using a port different from the port used for updating.

摘要翻译： 监视任何操作处理器和备用处理器中的故障的发生，并且当在操作处理器中发生故障时，进行到待机处理器的切换。 每个处理器的高速缓冲存储器具有多个端口，通过该端口可以同时读取和写入数据。 操作处理器的高速缓冲存储器控制器通过使用不同于用于更新的端口的端口将高速缓冲存储器的更新传送到备用处理器的高速缓冲存储器。 备用处理器的高速缓冲存储器控制器通过使用与用于更新的端口不同的端口将接收到的更新写入高速缓冲存储器。