公开(公告)号：US07750975B2

公开(公告)日：2010-07-06

申请号：US12269140

申请日：2008-11-12

申请人： Erik Berg ,  Gopal Triplicane Venkatesan ,  Hosahalli Srinivas ,  Amy Hundhausen

发明人： Erik Berg ,  Gopal Triplicane Venkatesan ,  Hosahalli Srinivas ,  Amy Hundhausen

IPC分类号： H04N7/08 ,  H04H20/47

CPC分类号： H04N7/06

摘要： An integrated digital BTSC encoder with an improved pilot signal generator substantially implemented on a single CMOS integrated circuit. By digitally generating a sinusoid that is frequency locked to a two-state input reference signal using a high rate internal clock, a hardware-efficient BTSC pilot signal generator is provided with good acquisition and tracking performance. Implemented efficiently as a simple phase detector, a low-complexity loop filter, a pilot frequency offset adder, a phase accumulator and a sinusoidal generator, the invention enables lower-rate post-processing of the pilot tone without a costly variable interpolator decimator structures.

摘要翻译： 具有改进的导频信号发生器的集成数字BTSC编码器基本上实现在单个CMOS集成电路上。 通过使用高速率内部时钟数字地产生频率锁定到两状态输入参考信号的正弦曲线，提供了具有良好的采集和跟踪性能的硬件高效的BTSC导频信号发生器。 作为简单的相位检测器，低复杂度环路滤波器，导频偏移加法器，相位累加器和正弦发生器有效地实现，本发明实现了导频音调的低速后处理，而没有昂贵的可变内插器抽取器结构。

公开(公告)号：US07203227B1

公开(公告)日：2007-04-10

申请号：US10294048

申请日：2002-11-14

申请人： Bruce J. Currivan ,  Ravi Bhaskaran ,  Thomas J. Kolze ,  Kevin Lee Miller ,  Jeffrey S. Putnam ,  Fang Lu ,  Tak K. Lee ,  Thuji S. Lin ,  Loke Kun Tan ,  Gopal Triplicane Venkatesan ,  Hsin-An Liu ,  Jonathan S. Min ,  James P. Cavallo

发明人： Bruce J. Currivan ,  Ravi Bhaskaran ,  Thomas J. Kolze ,  Kevin Lee Miller ,  Jeffrey S. Putnam ,  Fang Lu ,  Tak K. Lee ,  Thuji S. Lin ,  Loke Kun Tan ,  Gopal Triplicane Venkatesan ,  Hsin-An Liu ,  Jonathan S. Min ,  James P. Cavallo

IPC分类号： H04B1/38

CPC分类号： H04L12/2801

摘要： All digital reference frequency locking. An all digital approach is provided for operation within one or more CMs within a cable modem communication system to lock the upstream of the one or more CMs to the downstream symbol clock provided from a CMTS. The locking of the CM's upstream may be performed using one of at least three different functions: (1) Locking the upstream symbol clock phase to the downstream symbol clock phase, (2) Locking the downstream symbol clock phase to the headend reference clock phase (typically 10.24 MHz or integer multiple thereof), and (3) Locking the upstream carrier frequency to the downstream symbol clock frequency. The all-digital techniques for supporting all digital reference frequency locking functionality provide high performance to support S-CDMA and other synchronous modulation techniques.

摘要翻译： 全数字参考频率锁定。 提供全数字方法以在电缆调制解调器通信系统内的一个或多个CM内操作，以将一个或多个CM的上游锁定到从CMTS提供的下游符号时钟。 CM的上游的锁定可以使用至少三种不同的功能中的一种执行：（1）将上游符号时钟相位锁定到下游符号时钟相位，（2）将下游符号时钟相位锁定到前端参考时钟相位 通常为10.24MHz或其整数倍），以及（3）将上游载波频率锁定到下游符号时钟频率。 用于支持所有数字参考频率锁定功能的全数字技术提供了高性能以支持S-CDMA和其他同步调制技术。