公开(公告)号：US20090096920A1

公开(公告)日：2009-04-16

申请号：US11872809

申请日：2007-10-16

申请人： Fan Xu ,  Devyani Sharma ,  Yovy Utama ,  Mark Taylor Core ,  Hosahalli Rajarao Srinivas

发明人： Fan Xu ,  Devyani Sharma ,  Yovy Utama ,  Mark Taylor Core ,  Hosahalli Rajarao Srinivas

IPC分类号： H04N7/01

CPC分类号： H04N7/06

摘要： Aspects of a method and system for a multi-standard TV audio encoder are provided. In this regard, an integrated multistandard television audio encoder may be configured to encode television audio signals using a specified television audio standard. Moreover, once configured, the multistandard television audio encoder may encode television audio signals using the specified television audio standard. Exemplary television audio standards may comprise BTSC, A2, EIA-J, and NICAM. The multistandard television audio encoder may be enabled to generate all or portions of audio signals in accordance with one or more television audio standards. The multistandard television audio encoder may be enabled to generate baseband and/or RF modulated television audio signals. Accordingly, the multistandard television audio encoder may be enabled to generate an audio portion of a composite television signal. The multistandard television audio encoder may be programmably controlled via a processor and/or a control/programming interface.

摘要翻译： 提供了一种用于多标准TV音频编码器的方法和系统的方面。 在这方面，集成的多标准电视音频编码器可以被配置为使用指定的电视音频标准对电视音频信号进行编码。 此外，一旦配置，多标准电视音频编码器可以使用指定的电视音频标准对电视音频信号进行编码。 示例性电视音频标准可以包括BTSC，A2，EIA-J和NICAM。 多标准电视音频编码器可以被使能以根据一个或多个电视音频标准产生音频信号的全部或部分。 多标准电视音频编码器可以被使能以产生基带和/或RF调制的电视音频信号。 因此，多标准电视音频编码器可以被使能以产生复合电视信号的音频部分。 多标准电视音频编码器可以通过处理器和/或控制/编程接口可编程地控制。

公开(公告)号：US08467534B2

公开(公告)日：2013-06-18

申请号：US10417051

申请日：2003-04-16

申请人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

发明人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： H04L29/06

CPC分类号： G06F21/602 ,  H04L9/0877 ,  H04L9/0897

摘要： Secure access and processing of an encryption/decryption key may include generating one or more keys within a key controller block of a chip. The generated keys may be transferred from the key controller block of the chip to an on-chip bus interface block via a secure serial link. The transferred keys may be stored in registers which may be accessible by only the key controller block of the chip. In this regard, the generated keys may be written to one or more of the key registers only by the key controller block. Furthermore, a written key may be read from a key register only by the key controller block. During the transfer of a generated key, a data valid signal may be used to indicate valid keys in a data signal used to transfer the keys via the secure serial link.

摘要翻译： 加密/解密密钥的安全访问和处理可以包括在芯片的密钥控制器块内生成一个或多个密钥。 生成的密钥可以通过安全串行链路从芯片的密钥控制器块传送到片上总线接口块。 转移的密钥可以存储在只能由芯片的密钥控制器块访问的寄存器中。 在这方面，所产生的密钥只能由密钥控制器块写入一个或多个密钥寄存器。 此外，只能由密钥控制器块从密钥寄存器读取写入密钥。 在生成的密钥的传送期间，可以使用数据有效信号来指示用于经由安全串行链路传送密钥的数据信号中的有效密钥。

公开(公告)号：US07533273B2

公开(公告)日：2009-05-12

申请号：US10414724

申请日：2003-04-15

申请人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

发明人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： H04L9/32 ,  H04K1/04 ,  H04K1/00

CPC分类号： H04L9/0637 ,  H04L2209/12

摘要： Controlling an encryption/decryption device using descriptors may include formatting a first block of memory to contain a generic data template used to control the encryption/decryption device. The first memory block may be configured with actual data values corresponding to the generic data template. At least a portion of the configured actual data values may be acquired and used for controlling one or more operations of the encryption/decryption device. A second memory block may be configured in a manner compatible with the first memory block format. The second memory block may also be configured with actual data values corresponding to the generic data template of first block of memory. The second block of memory may be linked to the first memory block. The first and second block of memory may be a random access memory.

摘要翻译： 使用描述符来控制加密/解密装置可以包括格式化第一存储器块以包含用于控制加密/解密装置的通用数据模板。 第一存储器块可以配置有与通用数据模板对应的实际数据值。 可以获取配置的实际数据值的至少一部分，并用于控制加密/解密设备的一个或多个操作。 可以以与第一存储器块格式兼容的方式配置第二存储器块。 第二存储器块还可以配置有与第一存储器块的通用数据模板对应的实际数据值。 第二存储器块可以链接到第一存储器块。 第一和第二存储器块可以是随机存取存储器。

公开(公告)号：US20080192938A1

公开(公告)日：2008-08-14

申请号：US11962808

申请日：2007-12-21

申请人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

发明人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： H04L9/08

CPC分类号： G06F21/10 ,  G06F2221/0797 ,  H04L9/0819 ,  H04L9/32

摘要： System and method for generating and distributing an encryption/decryption key are disclosed and may include generating one or more keys by a key generator integrated within a chip. The generated one or more keys may be communicated directly from the key generator, via an on-chip broadcast serial link, to one of a plurality of on-chip addressable encryption/decryption devices. A particular one of the plurality of on-chip addressable encryption/decryption devices processes one or more received packets that include its own address utilizing the one or more keys. The at least one key may be serialized and encapsulated into a key packet. The encapsulating may include encapsulating an address of the one of the plurality of on-chip addressable encryption/decryption devices in the key packet.

摘要翻译： 公开了用于生成和分发加密/解密密钥的系统和方法，并且可以包括通过集成在芯片内的密钥生成器生成一个或多个密钥。 生成的一个或多个密钥可以直接从密钥生成器经由片上广播串行链路传送到多个片上可寻址加密/解密设备之一。 多个片上可寻址加密/解密装置中的特定一个处理使用该一个或多个密钥的包括其自身地址的一个或多个接收分组。 至少一个密钥可以被序列化并封装成密钥包。 封装可以包括在密钥分组中封装多个片上可寻址加密/解密装置中的一个的地址。

公开(公告)号：US5719580A

公开(公告)日：1998-02-17

申请号：US659400

申请日：1996-06-06

申请人： Mark Taylor Core

发明人： Mark Taylor Core

IPC分类号： G01S7/28 ,  G01S7/40 ,  G01S13/06 ,  G01S13/28 ,  G01S13/34 ,  G01S13/93 ,  G01S13/00

CPC分类号： G01S7/4008 ,  G01S13/282 ,  G01S13/343 ,  G01S2013/9375

摘要： An apparatus for correcting for nonlinearities in modulation systems includes a transmitter (24, 28, 48, 50, 52) for transmitting a time varying modulated radar signal (56). A receiver (58, 62) receives an echo signal (60) resulting from reflection of the transmitted modulated signal (56). A mixer (48) compares the transmitted signal against the echo signal and providing a comparison signal indicative of the comparison. The comparison signal is sampled by an A/D converter (74). The A/D convertor (74) provides a sampled comparison signal to a controller/DSP (22). Controller/DSP (22) resamples the sampled comparison signal at selected resample times and effectively varies the selected resample times to correct for nonlinearities in the comparison signal resulting from nonlinearities of the transmitted time varying modulated signal.

摘要翻译： 用于校正调制系统中的非线性的装置包括用于发送时变调制雷达信号（56）的发射机（24,28,48,50,52）。 接收器（58,62）接收由所发送的调制信号（56）的反射产生的回波信号（60）。 混合器（48）将发送的信号与回波信号进行比较，并提供表示比较的比较信号。 比较信号由A / D转换器（74）采样。 A / D转换器（74）向控制器/ DSP（22）提供采样比较信号。 控制器/ DSP（22）在所选择的采样时间对采样的比较信号重新采样，并有效地改变所选择的采样时间，以校正由传输的时变调制信号的非线性产生的比较信号中的非线性。

公开(公告)号：US08234504B2

公开(公告)日：2012-07-31

申请号：US10414575

申请日：2003-04-15

申请人： Francis Cheung ,  Jason Monroe ,  Kevin Patariu ,  Iue-Shuenn Chen ,  Cynthia Dang ,  Mark Taylor Core

发明人： Francis Cheung ,  Jason Monroe ,  Kevin Patariu ,  Iue-Shuenn Chen ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： G06F21/00

CPC分类号： H04L9/0625 ,  H04L9/0894

摘要： Certain embodiments of the invention provide a method and system for memory to bus interface data encryption and decryption. A method for memory to bus interface data encryption and decryption may include encrypting data by a encryption/decryption engine or processor and transferring the encrypted data across a first bus interface to a data processing and/or storage device coupled to the first bus interface. The encryption engine may receive encrypted data from a device coupled to the first bus interface and decrypt the received encrypted data. In this regard, unencrypted data never traverses across the first bus interface, and is thereby not accessible to devices coupled to the first bus interface. An encryption function and a decryption function associated with the encryption/decryption engine may be integrated within a bus adapter, for example, an IDE bus adapter.

摘要翻译： 本发明的某些实施例提供了一种用于存储器到总线接口数据加密和解密的方法和系统。 用于存储器到总线接口数据加密和解密的方法可以包括通过加密/解密引擎或处理器对数据进行加密，并将经加密的数据跨越第一总线接口传送到耦合到第一总线接口的数据处理和/或存储设备。 加密引擎可以从耦合到第一总线接口的设备接收加密数据，并对接收到的加密数据进行解密。 在这方面，未加密的数据永远不会穿过第一总线接口，并且因此不能被耦合到第一总线接口的设备访问。 与加密/解密引擎相关联的加密功能和解密功能可以集成在总线适配器（例如，IDE总线适配器）内。

公开(公告)号：US07925024B2

公开(公告)日：2011-04-12

申请号：US11962808

申请日：2007-12-21

申请人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

发明人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： H04L9/08

CPC分类号： G06F21/10 ,  G06F2221/0797 ,  H04L9/0819 ,  H04L9/32

摘要： System and method for generating and distributing an encryption/decryption key are disclosed and may include generating one or more keys by a key generator integrated within a chip. The generated one or more keys may be communicated directly from the key generator, via an on-chip broadcast serial link, to one of a plurality of on-chip addressable encryption/decryption devices. A particular one of the plurality of on-chip addressable encryption/decryption devices processes one or more received packets that include its own address utilizing the one or more keys. The at least one key may be serialized and encapsulated into a key packet. The encapsulating may include encapsulating an address of the one of the plurality of on-chip addressable encryption/decryption devices in the key packet.

摘要翻译： 公开了用于生成和分发加密/解密密钥的系统和方法，并且可以包括通过集成在芯片内的密钥生成器生成一个或多个密钥。 生成的一个或多个密钥可以直接从密钥生成器经由片上广播串行链路传送到多个片上可寻址加密/解密设备之一。 多个片上可寻址加密/解密装置中的特定一个处理使用该一个或多个密钥的包括其自身地址的一个或多个接收分组。 至少一个密钥可以被序列化并封装成密钥包。 封装可以包括在密钥分组中封装多个片上可寻址加密/解密装置中的一个的地址。

公开(公告)号：US07313239B2

公开(公告)日：2007-12-25

申请号：US10414577

申请日：2003-04-15

申请人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

发明人： Kevin Patariu ,  Iue-Shuenn Chen ,  Jay Kwok Wa Li ,  Cynthia Dang ,  Mark Taylor Core

IPC分类号： H04L9/00

CPC分类号： G06F21/10 ,  G06F2221/0797 ,  H04L9/0819 ,  H04L9/32

摘要： Aspects of an encryption/decryption key generation and distribution may include generating one or more keys for use by one of a plurality of encryption/decryption devices coupled to a serial link within a chip. The generated keys may be transmitted via, for example, a high speed serial link to which one or more of the encryption/decryption devices in the chip may be coupled. The encryption/decryption devices coupled to the serial link may be adapted to examine or identify the transmitted key packets on the serial link and determine whether a particular key packet contains a key that which should be utilized by a particular one of the encryption/decryption devices. Upon identification of a key, the key may subsequently be processed and/or utilized by an integrated encryption/decryption processor associated with the encryption/decryption device to which the encryption key belongs.

摘要翻译： 加密/解密密钥生成和分发的方面可以包括生成一个或多个密钥以供耦合到芯片内的串行链路的多个加密/解密设备之一使用。 生成的密钥可以经由例如芯片中的一个或多个加密/解密装置可以耦合到的高速串行链路来发送。 耦合到串行链路的加密/解密设备可以适于检查或识别串行链路上发送的密钥分组，并且确定特定密钥分组是否包含应由特定的一个加密/解密设备利用的密钥 。 在识别密钥时，密钥随后可以由与加密密钥所属的加密/解密设备相关联的集成加密/解密处理器处理和/或利用。