公开(公告)号：US4825357A

公开(公告)日：1989-04-25

申请号：US110080

申请日：1987-10-14

申请人： Hernando Ovies ,  Neil A. Katz ,  Robert H. Farrell ,  Ernest D. Baker

发明人： Hernando Ovies ,  Neil A. Katz ,  Robert H. Farrell ,  Ernest D. Baker

IPC分类号： G06F13/12 ,  G06F3/06 ,  G06F12/08 ,  G06F13/00

CPC分类号： G06F12/0866

摘要： An I/O controller for a computer system having a plurality of memory devices of different types such as floppy and hard disks, whereinn a single cache memory is employed for all of the memory devices. Each of the memory devices is provided with its own interface device which directs data outputted from the associated memory device onto a common device bus. From the device bus data is transferred to a cache memory via a separate cache bus, and then to a system processor via the same cache bus. Memory space within the cache memory may be allocated among the various memory devices.

摘要翻译： 一种用于具有不同类型的多个存储器件（诸如软盘和硬盘）的计算机系统的I / O控制器，其中在所有存储器件中采用单个高速缓冲存储器。 每个存储器件都具有其自身的接口装置，其将从相关联的存储器件输出的数据引导到公共设备总线上。 从设备总线数据通过单独的高速缓存总线传输到高速缓冲存储器，然后通过相同的高速缓存总线传送到系统处理器。 高速缓冲存储器内的存储器空间可以在各种存储器件之间分配。

公开(公告)号：US4344132A

公开(公告)日：1982-08-10

申请号：US103782

申请日：1979-12-14

申请人： Jerry D. Dixon ,  Robert H. Farrell ,  Francis R. Koperda

发明人： Jerry D. Dixon ,  Robert H. Farrell ,  Francis R. Koperda

IPC分类号： G06F3/06 ,  G06F3/00 ,  G06F5/06

CPC分类号： G06F5/06 ,  G06F3/007 ,  G06F2205/061

摘要： Serial storage interface apparatus for coupling a serial storage mechanism, such as a charge coupled storage device or a magnetic bubble storage device, to a data processor input/output (I/O) bus. Speed control circuitry is provided for causing the serial storage mechanism to operate at a higher speed when the data processor is responding more rapidly to data transfer requests from the interface apparatus and at a lower speed when the data processor is responding less rapidly to data transfer requests from the interface apparatus. This speed adjustment feature reduces the amount of data buffering required for interfacing a serial storage mechanism to an asynchronous variable response time I/O bus system.

摘要翻译： 用于将诸如电荷耦合存储装置或磁性气泡存储装置的串行存储机构耦合到数据处理器输入/输出（I / O）总线的串行存储接口装置。 提供速度控制电路，用于当数据处理器对数据处理器对数据传输请求的响应不太快时，数据处理器对来自接口装置的数据传输请求作出更快的响应并以较低的速度响应时，使串行存储机构以更高的速度运行 从接口装置。 这种速度调节功能减少了将串行存储机制连接到异步可变响应时间I / O总线系统所需的数据缓冲量。

公开(公告)号：US4637024A

公开(公告)日：1987-01-13

申请号：US667520

申请日：1984-11-02

申请人： Jerry D. Dixon ,  Robert H. Farrell ,  Gerald A. Marazas ,  Andrew B. McNeill, Jr. ,  Gerald U. Merckel

发明人： Jerry D. Dixon ,  Robert H. Farrell ,  Gerald A. Marazas ,  Andrew B. McNeill, Jr. ,  Gerald U. Merckel

IPC分类号： G06F12/16 ,  G06F11/10 ,  G06F11/16 ,  G06F12/00 ,  G06F12/08 ,  G06F12/10 ,  G06F11/00

CPC分类号： G06F11/1064 ,  G06F12/00

摘要： A redundant error-detecting addressing code for use in a cache memory. A directory converts logical data addresses to physical addresses in the cache where the data is stored in blocks. The blocks are expanded to include redundant addressing information such as the logical data address and the physical cache address. When a block is accessed from the cache, the redundant addressing is compared to the directory addressing information to confirm that the correct data has been accessed.

摘要翻译： 用于高速缓冲存储器的冗余错误检测寻址码。 目录将逻辑数据地址转换为数据存储在块中的高速缓存中的物理地址。 块被扩展以包括诸如逻辑数据地址和物理高速缓存地址的冗余寻址信息。 当从缓存访问块时，将冗余寻址与目录寻址信息进行比较，以确认正确的数据已被访问。

公开(公告)号：US4464718A

公开(公告)日：1984-08-07

申请号：US404200

申请日：1982-07-30

申请人： Jerry D. Dixon ,  Robert H. Farrell ,  Gerald U. Merckel ,  Jack D. Neely ,  Stephen A. Schmitt ,  William G. Verdoorn, Jr. ,  Peter B. Bandy

发明人： Jerry D. Dixon ,  Robert H. Farrell ,  Gerald U. Merckel ,  Jack D. Neely ,  Stephen A. Schmitt ,  William G. Verdoorn, Jr. ,  Peter B. Bandy

IPC分类号： G06F3/06 ,  G06F17/30 ,  G06F15/38

CPC分类号： G06F17/30985 ,  Y10S707/99933

摘要： A method and apparatus for performing data base searches in which the host processor and main memory are free for other processing tasks between the time that the host processor requests the search until the search results are reported back to the host processor. To commence the search, an input/output controller communicates from the host processor to a record scan circuit values of a skip length, a key length and a data length. While data records are received serially from disk files, within each data record, a length of data equal to the specified skip length is initially skipped. Following this, a search argument is compared with a length of data specified by the key length value. This comparison operation is alternated with skipping of data specified by the data length value until the end of the record is reached or until a specified number of comparisons has taken place. The data record is stored as it is received from the files. If a successful comparison is found within a data record, either the entire data record or a specified portion thereof can be read back through the controller to the host processor.

摘要翻译： 一种用于执行数据库搜索的方法和装置，其中主机处理器和主存储器在主处理器请求搜索的时间之间的其他处理任务是空闲的，直到搜索结果被报告回主处理器。 为了开始搜索，输入/输出控制器从主处理器通信到跳过长度，密钥长度和数据长度的记录扫描电路值。 虽然数据记录是从磁盘文件串行接收的，但在每个数据记录中，最初跳过等于指定的跳过长度的数据长度。 之后，将搜索参数与由密钥长度值指定的数据长度进行比较。 该比较操作与跳过由数据长度值指定的数据直到达到记录结束或直到发生指定数量的比较为止。 数据记录是从文件中收到的。 如果在数据记录中找到成功的比较，则可以将整个数据记录或其指定部分通过控制器读回主机处理器。