公开(公告)号：US5249054A

公开(公告)日：1993-09-28

申请号：US796574

申请日：1991-11-22

申请人： Isao Ihara ,  Yoshiaki Sone ,  Shinichi Tashiro ,  Takeshi Fujita

发明人： Isao Ihara ,  Yoshiaki Sone ,  Shinichi Tashiro ,  Takeshi Fujita

IPC分类号： H03K23/00 ,  H04N5/335 ,  H04N5/365 ,  H04N5/369

CPC分类号： H04N5/335 ,  H03K23/005

摘要： A counter circuit which incurs a uniform number of logic changes whether the clock signal is rising or falling is used in both a first counter circuit for measuring the reference signal for horizontal scanning period and a second counter circuit for measuring signals in the vertical blanking period. Since the number of logic changes of the flip-flops with respect to the clock signal is uniform, a driving circuit for a solid-state image sensor is realized in which noise in the vertical blanking period does not appear in the video period even if by using 1H delay line.

摘要翻译： 在用于测量水平扫描周期的参考信号的第一计数器电路和用于在垂直消隐周期中测量信号的第二计数器电路两者中都使用引起统计数量的逻辑改变的计数器电路，不管时钟信号是上升还是下降。 由于触发器相对于时钟信号的逻辑变化的数量是均匀的，因此实现了用于固态图像传感器的驱动电路，其中垂直消隐期间的噪声在视频周期内不出现，即使通过 使用1H延迟线。

公开(公告)号：US5371773A

公开(公告)日：1994-12-06

申请号：US93062

申请日：1993-07-16

申请人： Isao Ihara ,  Yoshiaki Sone ,  Shinichi Tashiro ,  Takeshi Fujita

发明人： Isao Ihara ,  Yoshiaki Sone ,  Shinichi Tashiro ,  Takeshi Fujita

IPC分类号： H03K23/00 ,  H04N5/335 ,  H04N5/365 ,  H04N5/369 ,  H03K21/40

CPC分类号： H04N5/335 ,  H03K23/005

摘要： A counter circuit includes counting stages of n bits where n is a natural number. The counter circuit also includes a logic decoding circuit for determining the inputs of the counting stages, a logic circuit for adjusting the number of simultaneous changes so that the number of simultaneous changes of the logic decoding circuit can be made uniform, and a logic circuit for adjusting the load capacitance of the counting stages so that the load capacitance can be made uniform. The counter circuit may also include a test logic circuit for creating a test wave form on the basis of the outputs from the logic circuits for adjusting the number of simultaneous changes and the logic circuits for adjusting the load capacitance. Accordingly, it is possible to detect a failure of the logic circuits for adjusting the number of simultaneous changes and the logic circuits for adjusting the load capacitance which does not effect the counting output.

摘要翻译： 计数器电路包括n位的计数级，其中n是自然数。 计数器电路还包括用于确定计数级的输入的逻辑解码电路，用于调整同时变化的数量的逻辑电路，使得可以使逻辑解码电路的同时变化的数量一致;以及逻辑电路， 调整计数级的负载电容，使负载电容均匀。 计数器电路还可以包括测试逻辑电路，用于根据用于调整同时改变的数量的逻辑电路的输出和用于调整负载电容的逻辑电路产生测试波形。 因此，可以检测用于调整同时变化的数量的逻辑电路的故障和用于调整不影响计数输出的负载电容的逻辑电路。

公开(公告)号：US20100309356A1

公开(公告)日：2010-12-09

申请号：US12864674

申请日：2009-01-27

申请人： Isao Ihara ,  Kunihiko Hara ,  Makoto Inagaki ,  Hiroshi Kubo

发明人： Isao Ihara ,  Kunihiko Hara ,  Makoto Inagaki ,  Hiroshi Kubo

IPC分类号： H04N5/335

CPC分类号： H04N5/3658 ,  H04N5/374 ,  H04N5/3742

摘要： A solid state imaging device according to an aspect of the present invention includes: a pixel array (21) including pixel units arranged in rows and columns; a vertical shift register (26) which selects one of the rows of the pixel array (21); a column amplifier unit (22) including column amplifiers each of which is provided for a corresponding one of the columns and amplifies a column signal provided from the pixel unit included in the selected row; and a limiting circuit which limits an output voltage of the column amplifier to no more than a predetermined voltage that can be changed, wherein the limiting circuit changes the predetermined voltage according to switching between a normal mode and a high-sensitivity mode.

摘要翻译： 根据本发明的一个方面的固态成像装置包括：像素阵列（21），包括以行和列排列的像素单元; 选择像素阵列（21）的行之一的垂直移位寄存器（26）; 列列放大器单元（22），其包括列放大器，每个列放大器用于对应的一列，并放大从包括在所选行中的像素单元提供的列信号; 以及将列放大器的输出电压限制在不大于可以改变的预定电压的限制电路，其中限制电路根据正常模式和高灵敏度模式之间的切换来改变预定电压。