公开(公告)号：US07073106B2

公开(公告)日：2006-07-04

申请号：US10392665

申请日：2003-03-19

申请人： Jose A. Paredes ,  Philip G. Shephard, III ,  Timothy M. Skergan ,  Neil R. Vanderschaaf

发明人： Jose A. Paredes ,  Philip G. Shephard, III ,  Timothy M. Skergan ,  Neil R. Vanderschaaf

IPC分类号： G11C29/00

CPC分类号： G11C29/024 ,  G11C15/00 ,  G11C29/02

摘要： A method, computer program product and system for testing stuck-at-faults. A first register may be loaded with a first value where the first value may be written into each entry in a memory array. A second register may be loaded with a second value. A third register may be loaded with either the second value or a third value. The second and third values are pre-selected to test selector circuits for stuck-at-faults with a pattern where the pattern includes a set of bits to be inputted to selector circuits and a set of bits to be stored in the memory cells. A value stored in the n-most significant bits in both the second and third registers may be predecoded to produce a predecode value. The predecode value may be compared with the value stored in the n-most significant bits in an entry in the memory array to determine a stuck-at-fault.

摘要翻译： 一种用于测试故障故障的方法，计算机程序产品和系统。 第一寄存器可以加载第一值，其中第一值可以被写入存储器阵列中的每个条目。 第二个寄存器可以加载第二个值。 第三个寄存器可以加载第二个值或第三个值。 预先选择第二和第三值以使用模式测试选择器电路，其中模式包括要输入到选择器电路的一组位和要存储在存储器单元中的一组位。 存储在第二和第三寄存器中的最高有效位中的值可以被预解码以产生预代码值。 可以将预解码值与存储在阵列中的条目中的n个最高有效位中的值进行比较，以确定是否存在故障。

公开(公告)号：US06718523B2

公开(公告)日：2004-04-06

申请号：US09899413

申请日：2001-07-05

申请人： David J. Hathaway ,  Jeffrey P. Soreff ,  Neil R. Vanderschaaf ,  James D. Warnock

发明人： David J. Hathaway ,  Jeffrey P. Soreff ,  Neil R. Vanderschaaf ,  James D. Warnock

IPC分类号： G06F1750

CPC分类号： G06F17/5031

摘要： A method for analyzing a gated clock design in which a disabling clock gating transition prevents an output transition from occurring, assuring that no clock glitching occurs. Delays and slews are computed so that the arrival time computation that includes clock and gate signal delays are computed at the output, providing tests which ensure that no glitch situation occurs. The delays and slews are computed using a static timing analysis, which includes situations such as a late and early arriving gate clock signals. The invention may be used in any static timing analysis test to ensure that a first transition on one input of a circuit prevents the propagation of a second transition on another input of the circuit.

摘要翻译： 一种用于分析门禁时钟设计的方法，其中禁用时钟选通转换阻止发生输出转换，确保不发生时钟毛刺。 计算延迟和压摆，使得在输出端计算包括时钟和门信号延迟的到达时间计算，提供确保无故障情况发生的测试。 使用静态时序分析来计算延迟和压摆，包括迟到和早到达门时钟信号等情况。 本发明可用于任何静态时序分析测试，以确保电路的一个输入上的第一次转换可防止在该电路的另一个输入上传播第二个转换。