公开(公告)号：US06424383B1

公开(公告)日：2002-07-23

申请号：US09284876

申请日：1999-04-22

申请人： Katsumi Terai ,  Naoji Okumura ,  Yutaka Nio ,  Kazuhito Tanaka

发明人： Katsumi Terai ,  Naoji Okumura ,  Yutaka Nio ,  Kazuhito Tanaka

IPC分类号： H04N521

CPC分类号： H04N5/208

摘要： An object is to provide a vertical contour correcting device for a video signal which reduces noise without deteriorating effect of the entire contour correction. A vertical contour correcting device (VCP1) which corrects vertical contour components (S1v, S1v′) of a video signal (S1) with a given quantity of correction (K) to enhance the vertical contour (Ev) of the video signal (S1) comprises a vertical contour component extracting device (3) for detecting said vertical contour components (S1v, S1v′) from said video signal (S1), a vertical contour component correlation detector (3, 29, 8c, 8d, 4) for detecting correlation between horizontally adjacent vertical contour components (Sb, Sb′, Sb′′) from said detected vertical contour components (S1v, S1v′), and a controller (5) for determining said quantity of correction (K) on the basis of said detected correlation (Sj1), thereby varying the quantity of correction (K) in accordance with the correlation (Sj1).

摘要翻译： 一种垂直轮廓校正装置（VCP1），用于校正视频信号的垂直轮廓分量（S1v，S1v'）（垂直轮廓校正装置） S1）具有用于增强视频信号（S1）的垂直轮廓（Ev）的给定量的校正（K）包括垂直轮廓分量提取装置（3），用于从所述垂直轮廓分量（S1v，S1v'）检测所述垂直轮廓分量 视频信号（S1），用于检测来自所检测的垂直轮廓分量（S1v）的水平相邻垂直轮廓分量（Sb，Sb'，Sb“）之间的相关性的垂直轮廓分量相关检测器（3,29,8c，8d，4） ，S1v'），以及控制器（5），用于根据所述检测到的相关（Sj1）确定所述校正量（K），从而根据相关（Sj1）改变校正量（K）。

公开(公告)号：US06738528B1

公开(公告)日：2004-05-18

申请号：US09463215

申请日：2000-01-21

申请人： Yutaka Nio ,  Satoshi Okamoto ,  Katsumi Terai ,  Naoji Okumura ,  Kazuhito Tanaka

发明人： Yutaka Nio ,  Satoshi Okamoto ,  Katsumi Terai ,  Naoji Okumura ,  Kazuhito Tanaka

IPC分类号： G06K940

CPC分类号： H04N19/865 ,  H04N19/527 ,  H04N19/80 ,  H04N19/86

摘要： A vertical HPF and a horizontal HPF receive a video signal 101, and extract only a high frequency component in the vertical/horizontal directions, respectively. Absolute value taking parts take an absolute value of the high frequency components, respectively, and change their values to positive values. A horizontal accumulating/adding part and a vertical accumulating/adding part accumulate/add an input signal so as to output a vertical one-dimensional signal and a horizontal one-dimensional signal, respectively, each periodically having a peak value in the respective vertical and horizontal directions. A horizontal peak detecting part detects a horizontal peak position according to the horizontal one-dimensional signal. A vertical peak detecting part detects a vertical peak position according to the vertical one-dimensional signal and identifies a format thereof. A binarization part obtains a block boundary image, according to the horizontal peak position and the vertical peak position, in which pixel positions having a peak are provided with 1 and remaining pixel positions are provided with 0. In this manner, even if a block boundary to eliminate block noise thereon is not clearly identified, it becomes possible to correctly detect and eliminate the block boundary.

摘要翻译： 垂直HPF和水平HPF接收视频信号101，并且仅分别在垂直/水平方向提取高频分量。 绝对值取零件分别取高频分量的绝对值，并将它们的值改为正值。 水平累积/加法部分和垂直累积/相加部分分别累积/加入输入信号，以分别输出垂直一维信号和水平一维信号，每个信号周期性地具有在垂直方向上的峰值， 水平方向。 水平峰值检测部根据水平一维信号检测水平峰值位置。 垂直峰值检测部分根据垂直一维信号检测垂直峰值位置并识别其格式。 二值化部分根据水平峰值位置和垂直峰值位置获得块边界图像，其中具有峰值的像素位置为1，并且剩余像素位置被设置为0.以这种方式，即使块边界 为了消除其上的块噪声没有被清楚地识别，可以正确地检测和消除块边界。

公开(公告)号：US6020927A

公开(公告)日：2000-02-01

申请号：US95615

申请日：1998-06-10

申请人： Kazuhito Tanaka ,  Yutaka Nio

发明人： Kazuhito Tanaka ,  Yutaka Nio

IPC分类号： H04N7/01

CPC分类号： H04N7/0125

摘要： A video signal converter converts a first video signal into a second video signal by changing the number of scanning lines. A horizontal pulse synchronized with the first video signal is fed into a PLL circuit, which generates a first clock signal synchronized with the horizontal pulse. The first video signal undergoes A/D conversion by sampling with the first clock signal. The converter receives a first digital video signal which has undergone the A/D conversion, the first clock signal, the horizontal pulse, and a vertical pulse synchronized with the first video signal, and thus changes a number of scanning lines of the first video signal. The converter, next, writes a second digital video signal into a memory by synchronizing the first clock signal. Then, the second digital video signal is read out from the memory by synchronizing a second clock signal generated from another clock signal generator, and is outputted as a third digital video signal, which is converted by a D/A converter into a second video signal having a desirable number of scanning lines and being outputted without video distortion in the horizontal direction.

摘要翻译： 视频信号转换器通过改变扫描行数将第一视频信号转换成第二视频信号。 与第一视频信号同步的水平脉冲被馈送到PLL电路，其产生与水平脉冲同步的第一时钟信号。 第一个视频信号通过采用第一个时钟信号进行A / D转换。 转换器接收经过A / D转换的第一数字视频信号，第一时钟信号，水平脉冲和与第一视频信号同步的垂直脉冲，从而改变第一视频信号的扫描行数 。 接下来，转换器通过同步第一时钟信号将第二数字视频信号写入存储器。 然后，通过同步由另一时钟信号发生器产生的第二时钟信号从存储器中读出第二数字视频信号，并将其作为第三数字视频信号输出，该第三数字视频信号由D / A转换器转换成第二视频信号 具有期望数量的扫描线，并且在水平方向上输出没有视频失真。

公开(公告)号：US08125410B2

公开(公告)日：2012-02-28

申请号：US10567357

申请日：2004-08-04

申请人： Kazuhito Tanaka ,  Akio Niwa ,  Mitsuhiro Kasahara ,  Tadayuki Masumori ,  Mamoru Seike

发明人： Kazuhito Tanaka ,  Akio Niwa ,  Mitsuhiro Kasahara ,  Tadayuki Masumori ,  Mamoru Seike

IPC分类号： G09G3/28

CPC分类号： G09G5/008 ,  G09G3/293 ,  G09G3/294 ,  G09G3/296 ,  G09G2330/08 ,  G09G2330/12 ,  G09G2370/08

摘要： A test pattern generation circuit outputs a test pattern during a clock phase adjustment period. A flip-flop circuit latches the test pattern at the fall of a shift clock and outputs it as a test pattern. A latch miss detection circuit outputs a latch miss detection signal indicating presence/absence of a latch miss generation according to the test pattern and a delay shift clock. A clock phase controller delays the shift clock according to the latch miss detection signal, thereby outputting a delay shift clock.

摘要翻译： 测试图形生成电路在时钟相位调整期间输出测试图形。 触发器电路在移位时钟的下降时锁存测试图案，并将其作为测试图案输出。 锁存器未命中检测电路根据测试图形和延迟移位时钟输出指示存在/不存在锁存器未命中产生的锁存器未命中检测信号。 时钟相位控制器根据锁存器未命中检测信号延迟移位时钟，从而输出延迟移位时钟。

公开(公告)号：US20110010494A1

公开(公告)日：2011-01-13

申请号：US12919693

申请日：2009-04-06

申请人： Kazuhito Tanaka

发明人： Kazuhito Tanaka

IPC分类号： G06F12/00

CPC分类号： G06F13/161 ,  G06F12/0607

摘要： The memory control circuit has an access count setting circuit and a DRAM access control circuit. The access count setting circuit receives a minimum activation interval time for different rows in the same bank of the SDRAM, an operating speed, and the number of banks, and calculates an optimal number of readings or writings to each bank. The DRAM access control circuit generates a command sequence and an address for reading or writing a image signal to the SDRAM.

摘要翻译： 存储器控制电路具有存取计数设定电路和DRAM存取控制电路。 访问计数设定电路对SDRAM的同一行中的不同行接收最小激活间隔时间，操作速度和存储体数，并计算每个存储体的最佳读数或写入次数。 DRAM访问控制电路产生用于将图像信号读取或写入SDRAM的命令序列和地址。

公开(公告)号：US20060220992A1

公开(公告)日：2006-10-05

申请号：US10567357

申请日：2004-08-04

申请人： Kazuhito Tanaka ,  Akio Niwa ,  Mitsuhiro Kasahara ,  Tadayuki Masumori ,  Mamoru Seike

发明人： Kazuhito Tanaka ,  Akio Niwa ,  Mitsuhiro Kasahara ,  Tadayuki Masumori ,  Mamoru Seike

IPC分类号： G09G3/28

CPC分类号： G09G5/008 ,  G09G3/293 ,  G09G3/294 ,  G09G3/296 ,  G09G2330/08 ,  G09G2330/12 ,  G09G2370/08

摘要： A test pattern generation circuit (100) outputs a test pattern (TP) during a clock phase adjustment period. A flip-flop circuit (110) latches the test pattern (TP) at the fall of a shift clock (SCK) and outputs it as a test pattern (Tpa). A latch miss detection circuit (130) outputs a latch miss detection signal (LM) indicating presence/absence of a latch miss generation according to the test pattern (TPa) and a delay shift clock (DSCK). A clock phase control section (120) delays the shift clock (SCK) according to the latch miss detection signal (LM), thereby outputting a delay shift clock (DSCK).

摘要翻译： 测试图形生成电路（100）在时钟相位调整期间输出测试模式（TP）。 触发器电路（110）在移位时钟（SCK）的下降时锁存测试模式（TP），并将其作为测试模式（Tpa）输出。 锁存器未命中检测电路（130）根据测试模式（TPa）和延迟移位时钟（DSCK），输出指示存在/不存在锁存器未命中产生的锁存器未命中检测信号（LM）。 时钟相位控制部（120）根据锁存未命中检测信号（LM）延迟移位时钟（SCK），从而输出延迟移位时钟（DSCK）。