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    SPECIFYING CIRCUIT LEVEL CONNECTIVITY DURING CIRCUIT DESIGN SYNTHESIS
    1.
    发明申请
    SPECIFYING CIRCUIT LEVEL CONNECTIVITY DURING CIRCUIT DESIGN SYNTHESIS 有权
    在电路设计合成期间指定电路电平连接

    公开(公告)号：US20120017186A1

    公开(公告)日：2012-01-19

    申请号：US12835780

    申请日：2010-07-14

    申请人： Michael D. Amundson ,  Dorothy Kucar ,  Ruchir Puri ,  Chin Ngai Sze ,  Matthew M. Ziegler

    发明人： Michael D. Amundson ,  Dorothy Kucar ,  Ruchir Puri ,  Chin Ngai Sze ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045

    摘要： Exemplary embodiments include a method for modifying a circuit synthesis flow having automated instructions, the method including receiving circuit design input for a circuit design, receiving custom specifications to the circuit design input, synthesizing high level logic from the circuit design input, placing logic on the circuit design, refining the circuit design and generating a circuit description from the circuit design.

    摘要翻译： 示例性实施例包括用于修改具有自动指令的电路合成流的方法，该方法包括接收用于电路设计的电路设计输入，接收电路设计输入的定制规范，从电路设计输入合成高电平逻辑，将逻辑放置在 电路设计，精简电路设计，并从电路设计中产生电路描述。

    Structured latch and local-clock-buffer planning
    5.
    发明授权
    Structured latch and local-clock-buffer planning 失效
    结构化锁存器和本地时钟缓冲器规划

    公开(公告)号：US08495552B1

    公开(公告)日：2013-07-23

    申请号：US13536601

    申请日：2012-06-28

    申请人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    发明人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505 ,  G06F2217/84

    摘要： Latches and local-clock-buffers are automatically placed during integrated circuit physical synthesis. Prior to physically laying out the datapath, locations are assigned for the latches based on a logical representation of the datapath and on the fixed placements of pins. The computed latch locations optimize the datapath according to some predetermined criteria. Local-clock-buffers are also preplaced together with the latches further improving datapath performance.

    摘要翻译： 在集成电路物理合成期间，锁存器和本地时钟缓冲器将自动放置。 在物理布置数据通路之前，基于数据通路的逻辑表示和引脚的固定放置位置为锁存器分配位置。 所计算的锁存位置根据某些预定标准优化数据通路。 本地时钟缓冲器也被预置在一起，锁存器进一步提高了数据通路性能。

    Soft hierarchy-based physical synthesis for large-scale, high-performance circuits
    6.
    发明授权
    Soft hierarchy-based physical synthesis for large-scale, high-performance circuits 失效
    用于大规模，高性能电路的基于层次结构的物理综合

    公开(公告)号：US08516412B2

    公开(公告)日：2013-08-20

    申请号：US13222928

    申请日：2011-08-31

    申请人： Minsik Cho ,  Alvan W. Ng ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    发明人： Minsik Cho ,  Alvan W. Ng ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/505

    摘要： In one embodiment, the invention is a method and apparatus for soft hierarchy-based synthesis for large-scale, high-performance circuits. One embodiment of a method for physically synthesizing a design of an integrated circuit includes compiling a logical description of the design into a flattened netlist, extracting a soft hierarchy from the flattened netlist, wherein the soft hierarchy defines a boundary on a die across which cells of the integrated circuit are permitted to move, and placing a cell of the integrated circuit on the die in accordance with the soft hierarchy.

    摘要翻译： 在一个实施例中，本发明是用于大规模，高性能电路的基于层次的软合成的方法和装置。 用于物理地合成集成电路的设计的方法的一个实施例包括将设计的逻辑描述编译成扁平网表，从扁平化网表中提取软层次，其中软层次结构定义了裸片上的边界， 集成电路被允许移动，并且根据软层次将集成电路的单元放置在管芯上。

    Structured Latch and Local-Clock-Buffer Planning
    7.
    发明申请
    Structured Latch and Local-Clock-Buffer Planning 审中-公开
    结构化锁存器和本地时钟缓冲器规划

    公开(公告)号：US20130326451A1

    公开(公告)日：2013-12-05

    申请号：US13487062

    申请日：2012-06-01

    申请人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    发明人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505 ,  G06F2217/84

    摘要： Latches and local-clock-buffers are automatically placed during integrated circuit physical synthesis. Prior to physically laying out the datapath, locations are assigned for the latches based on a logical representation of the datapath and on the fixed placements of pins. The computed latch locations optimize the datapath according to some predetermined criteria. Local-clock-buffers are also preplaced together with the latches further improving datapath performance.

    摘要翻译： 在集成电路物理合成期间，锁存器和本地时钟缓冲器将自动放置。 在物理布置数据通路之前，基于数据通路的逻辑表示和引脚的固定放置位置为锁存器分配位置。 所计算的锁存位置根据某些预定标准优化数据通路。 本地时钟缓冲器也被预置在一起，锁存器进一步提高了数据通路性能。

    NETWORK FLOW BASED DATAPATH BIT SLICING
    8.
    发明申请
    NETWORK FLOW BASED DATAPATH BIT SLICING 失效
    基于网络流量的数据位图

    公开(公告)号：US20130132915A1

    公开(公告)日：2013-05-23

    申请号：US13301107

    申请日：2011-11-21

    申请人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    发明人： Minsik Cho ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5045 ,  G06F17/504

    摘要： The present disclosure relates to a computer-based method and apparatus for determining datapath bit slices. A first two-way search is performed between an input vector and an output vector to identify gates in a datapath. A network flow is then constructed including the gates identified, and a min-cost max-flow algorithm is applied to the network flow to derive matching bit pairs between the input vector and the output vector. Next, the datapath bit slices are determined by performing a second two-way search between each of a starting bit in the input vector and an ending bit in the output vector of each of the matching bit pairs.

    摘要翻译： 本公开涉及一种用于确定数据路径位片的基于计算机的方法和装置。 在输入向量和输出向量之间执行第一个双向搜索以识别数据通路中的门。 然后构建包括所识别的门的网络流，并且将最小成本最大流算法应用于网络流以导出输入向量和输出向量之间的匹配比特对。 接下来，通过在输入向量中的起始位和每个匹配位对的输出向量中的结束位之间执行第二双向搜索来确定数据通路位片。

    SOFT HIERARCHY-BASED PHYSICAL SYNTHESIS FOR LARGE-SCALE, HIGH-PERFORMANCE CIRCUITS
    9.
    发明申请
    SOFT HIERARCHY-BASED PHYSICAL SYNTHESIS FOR LARGE-SCALE, HIGH-PERFORMANCE CIRCUITS 失效
    基于软件基于层次分析的大规模，高性能电路的物理综合

    公开(公告)号：US20130055176A1

    公开(公告)日：2013-02-28

    申请号：US13222928

    申请日：2011-08-31

    申请人： Minsik Cho ,  Alvan W. Ng ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    发明人： Minsik Cho ,  Alvan W. Ng ,  Ruchir Puri ,  Haoxing Ren ,  Hua Xiang ,  Matthew M. Ziegler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072 ,  G06F17/505

    摘要： In one embodiment, the invention is a method and apparatus for soft hierarchy-based synthesis for large-scale, high-performance circuits. One embodiment of a method for physically synthesizing a design of an integrated circuit includes compiling a logical description of the design into a flattened netlist, extracting a soft hierarchy from the flattened netlist, wherein the soft hierarchy defines a boundary on a die across which cells of the integrated circuit are permitted to move, and placing a cell of the integrated circuit on the die in accordance with the soft hierarchy.

    摘要翻译： 在一个实施例中，本发明是用于大规模，高性能电路的基于层次的软合成的方法和装置。 用于物理地合成集成电路的设计的方法的一个实施例包括将设计的逻辑描述编译成扁平网表，从扁平化网表中提取软层次，其中软层次结构定义了裸片上的边界， 集成电路被允许移动，并且根据软层次将集成电路的单元放置在管芯上。