公开(公告)号：US20070022393A1

公开(公告)日：2007-01-25

申请号：US11479343

申请日：2006-06-30

申请人： Michael Gilford ,  Gordon Walker ,  Jacob Tredinnick ,  Mark Dane ,  Michael Reynolds

发明人： Michael Gilford ,  Gordon Walker ,  Jacob Tredinnick ,  Mark Dane ,  Michael Reynolds

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F17/5022

摘要： A method and apparatus for recognizing a state machine in circuit design in a high-level IC description language. The present invention analyzes high-level IC description language code, such as VHDL and Verilog®, of an IC design and extracts description information corresponding to a state machine. The description information can be, for example, the high-level IC description language code corresponding to the state machine, a state diagram of the state machine, a state table for the state machine, or other representation of the state machine. In one embodiment, the present invention identifies a set of one or more processes as defined by VHDL “process” statements. By identifying one or more clocked processes, one or more transition processes, and one or more output processes, the present invention provides a state machine summary to describe the state machine identified in the high-level IC description language code.

摘要翻译： 一种在高级IC描述语言中识别电路设计中的状态机的方法和装置。 本发明分析IC设计中的诸如VHDL和Verilog的高级IC描述语言代码，并且提取与状态机相对应的描述信息。 描述信息可以是例如对应于状态机的高级IC描述语言代码，状态机的状态图，状态机的状态表或状态机的其他表示。 在一个实施例中，本发明识别由VHDL“过程”语句定义的一组或多个过程集合。 通过识别一个或多个时钟进程，一个或多个转换进程和一个或多个输出进程，本发明提供了一种状态机概要，以描述在高级IC描述语言代码中标识的状态机。

公开(公告)号：US20050160384A1

公开(公告)日：2005-07-21

申请号：US10736967

申请日：2003-12-15

申请人： Michael Gilford ,  Gordon Walker ,  Jacob Tredinnick ,  Mark Dane ,  Michael Reynolds

发明人： Michael Gilford ,  Gordon Walker ,  Jacob Tredinnick ,  Mark Dane ,  Michael Reynolds

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F17/5022

摘要： A method and apparatus for recognizing a state machine in circuit design in a high-level IC description language. The present invention analyzes high-level IC description language code, such as VHDL and Verilog®, of an IC design and extracts description information corresponding to a state machine. The description information can be, for example, the high-level IC description language code corresponding to the state machine, a state diagram of the state machine, a state table for the state machine, or other representation of the state machine. In one embodiment, the present invention identifies a set of one or more processes as defined by VHDL “process” statements. By identifying one or more clocked processes, one or more transition processes, and one or more output processes, the present invention provides a state machine summary to describe the state machine identified in the high-level IC description language code.

摘要翻译： 一种在高级IC描述语言中识别电路设计中的状态机的方法和装置。 本发明分析IC设计中的诸如VHDL和Verilog的高级IC描述语言代码，并且提取与状态机相对应的描述信息。 描述信息可以是例如对应于状态机的高级IC描述语言代码，状态机的状态图，状态机的状态表或状态机的其他表示。 在一个实施例中，本发明识别由VHDL“过程”语句定义的一组或多个过程集合。 通过识别一个或多个时钟进程，一个或多个转换进程和一个或多个输出进程，本发明提供了一种状态机概要，以描述在高级IC描述语言代码中标识的状态机。