公开(公告)号：US20150242337A1

公开(公告)日：2015-08-27

申请号：US14188650

申请日：2014-02-24

申请人： PUNEET AGGARWAL ,  Eswaran Subramaniam

发明人： PUNEET AGGARWAL ,  Eswaran Subramaniam

IPC分类号： G06F12/14

CPC分类号： G06F12/1483 ,  G06F12/0864 ,  G06F12/126 ,  G06F2212/507

摘要： A cache lock validation apparatus for a cache having sets of cache lines and coupled to a cache controller. The apparatus includes a memory coupled to a processor. The memory includes test case data related to an architecture of the cache. The processor selects a first set of the sets of cache lines and generates a corresponding first group of addresses and an overflow status address. The processor instructs the cache controller to sequentially lock the first group of addresses and the overflow status address. The processor checks a status of an overflow bit in a status register of the cache controller upon locking the overflow status address, and generates a FAIL status signal when the overflow bit is reset.

摘要翻译： 一种用于具有高速缓存线组并且耦合到高速缓存控制器的高速缓存的高速缓存锁确认装置。 该装置包括耦合到处理器的存储器。 存储器包括与缓存的体系结构有关的测试用例数据。 处理器选择第一组高速缓存行集合并且生成对应的第一组地址和溢出状态地址。 处理器指示高速缓存控制器顺序地锁定第一组地址和溢出状态地址。 在锁定溢出状态地址时，处理器检查高速缓存控制器的状态寄存器中的溢出位的状态，并在溢出位复位时产生FAIL状态信号。