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    SIMULATION TESTING OF DIGITAL LOGIC CIRCUIT DESIGNS
    1.
    发明申请
    SIMULATION TESTING OF DIGITAL LOGIC CIRCUIT DESIGNS 有权
    数字逻辑电路设计仿真测试

    公开(公告)号：US20060090149A1

    公开(公告)日：2006-04-27

    申请号：US10904056

    申请日：2004-10-21

    申请人： Rafael Blanco ,  Suzanne Granato ,  Francis Kampf ,  Douglas Massey

    发明人： Rafael Blanco ,  Suzanne Granato ,  Francis Kampf ,  Douglas Massey

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5031

    摘要： A method and system for testing a circuit design. The method including generating a simulation model of the circuit design, the circuit design comprising one or more source latches, one or more destination latches and a logic function connected between the source latches and the destination latches; generating a modified simulation model of the simulation model by inserting random skew between an output of each source latch and an input of the logic function only in asynchronous data paths between the source latches and the destination latches of the simulation model; and running the modified simulation model.

    摘要翻译： 一种用于测试电路设计的方法和系统。 该方法包括生成电路设计的仿真模型，电路设计包括一个或多个源锁存器，一个或多个目标锁存器和连接在源锁存器和目的地锁存器之间的逻辑功能; 通过在每个源锁存器的输出和逻辑功能的输入之间插入随机偏差仅在模拟模型的源锁存器和目标锁存器之间的异步数据路径中来产生模拟模型的修改的仿真模型; 并运行修改后的仿真模型。

    CIRCUIT DESIGN VERIFICATION
    2.
    发明申请
    CIRCUIT DESIGN VERIFICATION 失效
    电路设计验证

    公开(公告)号：US20070265820A1

    公开(公告)日：2007-11-15

    申请号：US11383299

    申请日：2006-05-15

    申请人： Francis Kampf ,  Douglas Massey

    发明人： Francis Kampf ,  Douglas Massey

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022

    摘要： A digital circuit simulation method. The method starts with a digital circuit design which includes: a first source latch, a destination latch, a logic cone, a first WAM circuit electrically coupling an output of the first source latch to a first input of the logic cone, and a WAGG circuit electrically coupling an output of the logic cone and an input of the first source latch. Then, a zero-delay simulation is performed in which if a first situation of (a) the first WAM circuit entering an uncertainty state in which the first WAM circuit generates a random value of 1 or 0 at the first input of the logic cone, (b) the logic cone being vulnerable to a positive glitch, and (c) the output of the logic cone being at logic 0, the WAGG circuit generates a random value of 0 or 1 at input of the destination latch.

    摘要翻译： 数字电路仿真方法。 该方法从数字电路设计开始，其包括：第一源锁存器，目的地锁存器，逻辑锥，将第一源锁存器的输出电耦合到逻辑锥的第一输入端的第一WAM电路，以及WAGG电路 电耦合逻辑锥的输出和第一源锁存器的输入。 然后，执行零延迟模拟，其中如果（a）第一WAM电路进入不确定状态的第一情况，其中第一WAM电路在逻辑锥的第一输入处产生1或0的随机值， （b）逻辑锥体容易受到正的毛刺影响，并且（c）逻辑锥体的输出为逻辑0，WAGG电路在目的地锁存器的输入处产生0或1的随机值。