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公开(公告)号：US5754598A
公开(公告)日：1998-05-19
申请号：US652054
申请日：1996-05-23
摘要： A phase lock loop of a synthesizer (143) is controlled by applying (506) modern optimal control techniques for a predetermined period in a computing engine (222), in response to an error being introduced into a signal of the phase lock loop, and by utilizing (510) classical control techniques for controlling the phase lock loop after the predetermined period.
摘要翻译： 响应于引入到锁相环的信号中的误差，在计算引擎（222）中应用（506）现有的最优控制技术来控制合成器（143）的锁相环，并且 通过利用（510）经典控制技术来控制预定时段之后的锁相环。
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2.发明授权Apparatus for preforming discrete-time analog queuing and computing in a communication system 失效用于在通信系统中预处理离散时间模拟排队和计算的装置
公开(公告)号：US5651037A
公开(公告)日：1997-07-22
申请号：US538930
申请日：1995-10-04
CPC分类号： H03J1/0008 , F02B2075/027
摘要： A communication receiver (100) utilizing a synthesizer (143) employs a discrete-time phase locked loop which includes a reference oscillator (135), a phase error detector (202), a discrete-time analog computing element (206), an integrator (210), a controlled frequency generator (211, 212), and a frequency divider (214). The discrete-time analog computing element implements a discrete-time analog lead-lag network circuit. This circuit includes a clock and logic circuit (216), at least one discrete-time analog queuing element (218), and an analog computing engine (222). The queuing element (218) includes N analog signal lines, N analog storage lines, N control lines, and N.sup.2 controllable switches. Each controllable switch is coupled between each of the N analog signal lines and each of the N analog storage lines. In addition, N charge storage elements are coupled between each of the N analog storage lines and a common circuit node. The N control lines control the controllable switches in a predetermined sequence.
摘要翻译： 利用合成器（143）的通信接收机（100）采用离散时间锁相环，其包括参考振荡器（135），相位误差检测器（202），离散时间模拟计算元件（206），积分器 （210），受控频率发生器（211,212）和分频器（214）。 离散时间模拟计算元件实现离散时间模拟超前延迟网络电路。 该电路包括时钟和逻辑电路（216），至少一个离散时间模拟排队元件（218）和模拟计算引擎（222）。 排队元件（218）包括N个模拟信号线，N个模拟存储线，N个控制线和N2个可控开关。 每个可控开关耦合在N个模拟信号线和N个模拟存储线中的每一个之间。 此外，N个电荷存储元件耦合在N个模拟存储线中的每一个和公共电路节点之间。 N个控制线以预定的顺序控制可控开关。
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公开(公告)号：US5644743A
公开(公告)日：1997-07-01
申请号：US567387
申请日：1995-12-04
摘要： A hybrid analog-digital phase error detector (107) is utilized for detecting a phase error between first and second clock signals (132, 104). Digital and analog phase error detectors (108, 116) are connected to the first and second clock signals (132, 104), and are utilized for producing digital and analog phase error values (110, 118). The digital and analog controllers (112, 120) connected to the digital and analog phase error detectors (108, 116) execute digital and analog control algorithms based on the digital and analog phase error values (110, 118) to produce digital and analog control signals (114, 122). A summer (124) connected to the outputs of the digital and analog controllers (112, 120) combines the analog control signal (122) and the digital control signal (114) to produce a composite control signal (126) representing the phase error.
摘要翻译： 混合模拟数字相位误差检测器（107）用于检测第一和第二时钟信号（132,104）之间的相位误差。 数字和模拟相位误差检测器（108,116）连接到第一和第二时钟信号（132,104），并用于产生数字和模拟相位误差值（110,118）。 连接到数字和模拟相位误差检测器（108,116）的数字和模拟控制器（112,120）基于数字和模拟相位误差值（110,118）执行数字和模拟控制算法，以产生数字和模拟控制 信号（114,122）。 连接到数字和模拟控制器（112,120）的输出的加法器（124）组合模拟控制信号（122）和数字控制信号（114）以产生表示相位误差的复合控制信号（126）。
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