公开(公告)号：US20080114974A1

公开(公告)日：2008-05-15

申请号：US11806623

申请日：2007-06-01

申请人： Shao Yi Chien ,  Chih Chao Chen ,  Chun Fu Shen ,  Wan Kuei Lin

发明人： Shao Yi Chien ,  Chih Chao Chen ,  Chun Fu Shen ,  Wan Kuei Lin

IPC分类号： G06F7/38

CPC分类号： G06T1/20 ,  G06F9/3897 ,  H04N5/335 ,  H04N9/045

摘要： A reconfigurable image processor for image processing includes an arithmetic module, a first memory unit, a bus control module and a connecting module. By setting different configurations or configuring connections among arithmetic units via the connecting module, the operations of arithmetic units are reconfigured to include different functions. The present invention provides an application architecture including a sensor module, a display module, a second memory unit and a reconfigurable image processor.

摘要翻译： 用于图像处理的可重构图像处理器包括算术模块，第一存储器单元，总线控制模块和连接模块。 通过设置不同的配置或通过连接模块配置运算单元之间的连接，运算单元的操作重新配置为包括不同的功能。 本发明提供一种包括传感器模块，显示模块，第二存储器单元和可重构图像处理器的应用架构。

公开(公告)号：US08027551B2

公开(公告)日：2011-09-27

申请号：US11806623

申请日：2007-06-01

申请人： Shao Yi Chien ,  Chih Chao Chen ,  Chun Fu Shen ,  Wan Kuei Lin

发明人： Shao Yi Chien ,  Chih Chao Chen ,  Chun Fu Shen ,  Wan Kuei Lin

IPC分类号： G06K9/54 ,  G06F7/38

CPC分类号： G06T1/20 ,  G06F9/3897 ,  H04N5/335 ,  H04N9/045

摘要： A reconfigurable image processor for image processing includes an arithmetic module, a first memory unit, a bus control module and a connecting module. By setting different configurations or configuring connections among arithmetic units via the connecting module, the operations of arithmetic units are reconfigured to include different functions. The present invention provides an application architecture including a sensor module, a display module, a second memory unit and a reconfigurable image processor.

摘要翻译： 用于图像处理的可重构图像处理器包括算术模块，第一存储器单元，总线控制模块和连接模块。 通过设置不同的配置或通过连接模块配置运算单元之间的连接，运算单元的操作重新配置为包括不同的功能。 本发明提供一种包括传感器模块，显示模块，第二存储器单元和可重构图像处理器的应用架构。

公开(公告)号：US08045613B2

公开(公告)日：2011-10-25

申请号：US11976556

申请日：2007-10-25

申请人： Ju Lung Fann ,  Chun Fu Shen ,  Shih Yu Hsu

发明人： Ju Lung Fann ,  Chun Fu Shen ,  Shih Yu Hsu

IPC分类号： H04N7/12

CPC分类号： H04N19/59 ,  H04N19/423 ,  H04N19/436 ,  H04N19/61

摘要： A module for generating real-time, multiple-resolution video streams and the architecture thereof are disclosed. A module for generating multiple-resolution video streams as well as the architecture thereof for use with a video encoder includes a system bus, an external memory and a main processor. The main processor and the external memory are coupled to the system bus. The main processor includes a microprocessor, a main arithmetic unit and a secondary arithmetic unit. By applying the present invention, a less time-consuming arithmetic module can synchronously perform together with a more time-consuming arithmetic module, thereby reducing idle time and increasing hardware efficiency and parallelism.

摘要翻译： 公开了一种用于生成实时多分辨率视频流的模块及其结构。 用于产生多分辨率视频流的模块及其与视频编码器一起使用的架构包括系统总线，外部存储器和主处理器。 主处理器和外部存储器耦合到系统总线。 主处理器包括微处理器，主运算单元和辅助运算单元。 通过应用本发明，更耗时的算术模块可以与更耗时的算术模块同时执行，从而减少空闲时间并提高硬件效率和并行性。

公开(公告)号：US20080282304A1

公开(公告)日：2008-11-13

申请号：US11976556

申请日：2007-10-25

申请人： Ju Lung Fann ,  Chun Fu Shen ,  Shih Yu Hsu

发明人： Ju Lung Fann ,  Chun Fu Shen ,  Shih Yu Hsu

IPC分类号： H04N7/173

CPC分类号： H04N19/59 ,  H04N19/423 ,  H04N19/436 ,  H04N19/61

摘要： A module for generating real-time, multiple-resolution video streams and the architecture thereof are disclosed. A module for generating multiple-resolution video streams as well as the architecture thereof for use with a video encoder includes a system bus, an external memory and a main processor. The main processor and the external memory are coupled to the system bus. The main processor includes a microprocessor, a main arithmetic unit and a secondary arithmetic unit. By applying the present invention, a less time-consuming arithmetic module can synchronously perform together with a more time-consuming arithmetic module, thereby reducing idle time and increasing hardware efficiency and parallelism.

摘要翻译： 公开了一种用于生成实时多分辨率视频流的模块及其结构。 用于产生多分辨率视频流的模块及其与视频编码器一起使用的架构包括系统总线，外部存储器和主处理器。 主处理器和外部存储器耦合到系统总线。 主处理器包括微处理器，主运算单元和辅助运算单元。 通过应用本发明，更耗时的算术模块可以与更耗时的算术模块同时执行，从而减少空闲时间并提高硬件效率和并行性。