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1.发明授权System and method of transferring data between a processing engine and a plurality of bus types using an arbiter 有权使用仲裁器在处理引擎和多个总线类型之间传送数据的系统和方法公开(公告)号：US07072996B2
公开(公告)日：2006-07-04
申请号：US10172814
申请日：2002-06-12
IPC分类号： G06F13/28
CPC分类号： G06F13/4031 , G06F13/28
摘要： A flexible input/output (I/O) interface allows a processing core to communicate high-speed data with a several different types of interfaces including a Direct Memory Access (DMA) interface and a streaming interface. The I/O interface includes a streaming interface for transferring streamed data from the streaming data bus to the core-processing engine, a DMA interface for transferring DMA data from the DMA data bus to the core-processing engine, and an arbiter for coordinating data transfer with the core-processing engine between the streaming interface and DMA interface. The arbiter may operate in a split-bus-mode wherein the arbiter performs the address phase for more than one channel prior to entering into the data phase. The flexible I/O interface may include a common address bus and data bus between the processing engine and the interfaces. Alternatively, a switching fabric may couple separate address and data buss of the interfaces with the processing engine.
摘要翻译： 灵活的输入/输出（I / O）接口允许处理核心将高速数据与几种不同类型的接口进行通信，包括直接存储器访问（DMA）接口和流式接口。 I / O接口包括用于将流数据从流数据总线传送到核心处理引擎的流接口，用于将DMA数据从DMA数据总线传送到核心处理引擎的DMA接口，以及用于协调数据的仲裁器 在流接口和DMA接口之间与核心处理引擎进行传输。 仲裁器可以以分流总线模式操作，其中仲裁器在进入数据阶段之前执行多于一个通道的地址相位。 灵活的I / O接口可以包括处理引擎和接口之间的公共地址总线和数据总线。 或者，交换结构可以将接口的单独的地址和数据总线与处理引擎相耦合。
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公开(公告)号：US07360076B2
公开(公告)日：2008-04-15
申请号：US10144332
申请日：2002-05-13
CPC分类号： G06F21/72 , H04L9/0643 , H04L63/0272 , H04L63/0428 , H04L63/0485 , H04L63/12 , H04L63/164 , H04L63/166 , H04L2209/125 , H04L2209/20 , H04L2209/38
摘要： A cryptographic processing system includes a cipher circuit and hash circuit. An input control unit and output control unit work together to process data packets in a pipelined manner wherein the data packets move through the processing system in a single-pass. The input control unit manages data received from a read interface and the initiation of cipher processing of the data in the cipher circuit. The output control unit manages data output to a write interface and the hash processing of the data in the hash circuit. Data moves through the cipher circuit in clear data and cipher data form so that the output control unit may selectively send clear data and/or cipher data to the hash circuit and to an output FIFO memory buffer, which handles final processing under the control of the output control unit prior to sending fully processed data to the write interface.
摘要翻译： 密码处理系统包括密码电路和散列电路。 输入控制单元和输出控制单元一起工作以流水线方式处理数据分组，其中数据分组在单程中移动通过处理系统。 输入控制单元管理从读取接口接收的数据以及密码电路中的数据的密码处理的开始。 输出控制单元管理输出到写入接口的数据和散列电路中的数据的散列处理。 数据以清晰的数据和密码数据形式移动通过密码电路，使得输出控制单元可以选择性地向散列电路和输出FIFO存储器缓冲器发送清除数据和/或密码数据，输出FIFO存储缓冲器处理在 输出控制单元在将完整处理的数据发送到写入接口之前。
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公开(公告)号：US07266703B2
公开(公告)日：2007-09-04
申请号：US10144004
申请日：2002-05-13
CPC分类号： H04L9/0643 , G06F21/72 , H04L2209/125 , H04L2209/20 , H04L2209/38
摘要： A cryptographic processing system includes a cipher circuit and hash circuit. An input control unit and output control unit work together to process data packets in a pipelined manner wherein the data packets move through the processing system in a single-pass. The input control unit manages data received from a read interface and the initiation of cipher processing of the data in the cipher circuit. The output control unit manages data output to a write interface and the hash processing of the data in the hash circuit. Data moves through the cipher circuit in clear data and cipher data form so that the output control unit may selectively send clear data and/or cipher data to the hash circuit and to an output FIFO memory buffer, which handles final processing under the control of the output control unit prior to sending fully processed data to the write interface.
摘要翻译： 密码处理系统包括密码电路和散列电路。 输入控制单元和输出控制单元一起工作以流水线方式处理数据分组，其中数据分组在单程中移动通过处理系统。 输入控制单元管理从读取接口接收的数据以及密码电路中的数据的密码处理的开始。 输出控制单元管理输出到写入接口的数据和散列电路中的数据的散列处理。 数据以清晰的数据和密码数据形式移动通过密码电路，使得输出控制单元可以选择性地向散列电路和输出FIFO存储器缓冲器发送清除数据和/或密码数据，该缓冲器处理在 输出控制单元在将完整处理的数据发送到写入接口之前。
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