公开(公告)号：US06728745B1

公开(公告)日：2004-04-27

申请号：US09581729

申请日：2000-09-06

申请人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

发明人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

IPC分类号： G06F750

CPC分类号： G06F7/4824 ,  G06F7/506

摘要： There is provided a semiconductor circuit for arithmetic processing and an arithmetic processing method that can increase the rate of processing data and reduces the area of a circuit by suppressing wasteful processing. There is provided a computing unit for computing input data within a computation time unit and outputs a computation result representing a result obtained by the computation, and if a carry is generated in the computation a computation circuit (adders 1-3) for outputting carry data representing this carry, and delay means (memory 4) for delaying the computation result from the computation circuit by one computation time unit, are provided.

摘要翻译： 提供了一种用于算术处理的半导体电路和运算处理方法，其可以通过抑制浪费处理来增加处理数据的速率并减小电路的面积。 提供了一种用于在计算时间单元内计算输入数据的计算单元，并且输出表示通过计算得到的结果的计算结果，并且如果在计算中产生进位，则用于输出进位数据的计算电路（加法器1-3） 并且提供用于将来自计算电路的计算结果延迟一个计算时间单位的延迟装置（存储器4）。

公开(公告)号：US07296048B2

公开(公告)日：2007-11-13

申请号：US10641788

申请日：2003-08-15

申请人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

发明人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

IPC分类号： G06F7/52

CPC分类号： G06F7/4824 ,  G06F7/506

摘要： There is provided a semiconductor circuit for arithmetic processing and an arithmetic processing method that can increase the rate of processing data and reduces the area of a circuit by suppressing wasteful processing.There is provided a computing unit for computing input data, and this computing unit computes input digit data within a computation time unit and outputs a computation result representing a result obtained by the computation, and if a carry is generated in the computation a computation circuit (adders 1–3) for outputting carry data representing this carry, and delay means (memory 4) for delaying the computation result from the computation circuit by one computation time unit, are provided.

摘要翻译： 提供了一种用于算术处理的半导体电路和运算处理方法，其可以通过抑制浪费处理来增加处理数据的速率并减小电路的面积。 提供了一种用于计算输入数据的计算单元，该计算单元在计算时间单位内计算输入数字数据，并输出表示通过计算获得的结果的计算结果，并且如果在计算中产生进位，则计算电路 用于输出表示该进位的进位数据的加法器1-3）和用于将来自计算电路的计算结果延迟一个计算时间单位的延迟装置（存储器4）。

公开(公告)号：US20050080835A1

公开(公告)日：2005-04-14

申请号：US10641788

申请日：2003-08-15

申请人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

发明人： Tadahiro Ohmi ,  Makoto Imai ,  Toshiyuki Nozawa ,  Masanori Fujibayashi ,  Koji Kotani ,  Tadashi Shibata ,  Takahisa Nitta

IPC分类号： G06F7/00 ,  G06F7/48 ,  G06F7/50 ,  G06F7/506

CPC分类号： G06F7/4824 ,  G06F7/506

摘要： There is provided a semiconductor circuit for arithmetic processing and an arithmetic processing method that can increase the rate of processing data and reduces the area of a circuit by suppressing wasteful processing. There is provided a computing unit for computing input data, and this computing unit computes input digit data within a computation time unit and outputs a computation result representing a result obtained by the computation, and if a carry is generated in the computation a computation circuit (adders 1-3) for outputting carry data representing this carry, and delay means (memory 4) for delaying the computation result from the computation circuit by one computation time unit, are provided.

摘要翻译： 提供了一种用于算术处理的半导体电路和运算处理方法，其可以通过抑制浪费处理来增加处理数据的速率并减小电路的面积。 提供了一种用于计算输入数据的计算单元，该计算单元在计算时间单位内计算输入数字数据，并输出表示通过计算获得的结果的计算结果，并且如果在计算中产生进位，则计算电路 用于输出表示该进位的进位数据的加法器1-3）和用于将来自计算电路的计算结果延迟一个计算时间单位的延迟装置（存储器4）。

公开(公告)号：US20100180095A1

公开(公告)日：2010-07-15

申请号：US12095610

申请日：2006-11-28

申请人： Masanori Fujibayashi ,  Nobuo Higaki ,  Kazushi Kurata ,  Tomoko Matsui

发明人： Masanori Fujibayashi ,  Nobuo Higaki ,  Kazushi Kurata ,  Tomoko Matsui

IPC分类号： G06F12/14

CPC分类号： G06F5/14 ,  G06F2205/062

摘要： The buffer control device of this invention includes: a pointer holding unit which holds a virtual pointer different from a read pointer and a write pointer; an access control unit that controls an access to a ring buffer; a judging unit that judges whether or not one of the read pointer and the write pointer has reached an address substantially identical to an address indicated by the virtual pointer; and disabling unit that disables a normal access using the one of the read pointer and the write pointer, when the judging unit judges that the one of the read pointer and the write pointer has reached the address substantially identical to the address indicated by the virtual pointer, the normal access being controlled by the access control unit, wherein the access control unit further controls a reaccess to the ring buffer.

摘要翻译： 本发明的缓冲器控制装置包括：保持与读指针不同的虚拟指针和写指针的指针保持单元; 访问控制单元，其控制对环形缓冲器的访问; 判断单元，判断读指针和写指针之一是否达到与虚拟指针所指示的地址基本相同的地址; 以及禁止单元，其在所述读取指针和所述写入指针之一达到与所述虚拟指针所指示的地址基本相同的地址的情况下，使用所述读取指针和所述写入指针中的一者禁止正常访问 正常访问由访问控制单元控制，其中访问控制单元进一步控制对环形缓冲器的重新访问。